数字电路第八章

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1、8.1 随机存取存储器（RAM ） 8.2 只读存储器（ROM）8.3 可编程逻辑器件（PLD）*8.4 复杂可编程逻辑器件（CPLD）8.5 现场可编程门阵列（FPGA）教学基本要求： 掌握半导体存储器字、位、存储容量、地址、等 基本概念。 正确理解RAM、ROM的工作原理 了解半导体存储器的存储单元的组成及工作原理 。 掌握RAM、ROM的典型应用。 正确理解PLD的结构及工作原理。8.1 随机存取存储器（RAM ）8.1.1 RAM的结构与工作原理*8.1.3 RAM举例8.1.2 RAM存储容量的扩展 RAM存储单元（SRAM、DRAM） RAM的基本结构 字长（位数）的扩展 字数的扩

2、展8.1.0 概述存储器分类：RAM (Random-Access Memory)ROM (Read-Only Memory)SRAMDRAM固定ROM可编程ROMOTPROMUVPROME2PROM半导体存储器是用来存储大量二值数据的器件。RAM是随机存取存储器，在任意时刻，对任意单 元可进行存/取（即：读/写）操作。 RAM特点: 灵活程序、数据可随时更改； 易失断电或电源电压波动, 会使内容丢失。ROM是只读存储器，在正常工作状态只能读出信 息，不能随时写入 。 ROM特点： 非易失性信息一旦写入，即使断电，信息也不会丢失，具有非“易失”性特点 。常用于存放固定信息（如程序、常数等）。编

3、程较麻烦需用专用编程器。存储矩阵用于存放二进制数，一个单元放一位，排列成矩阵形式。图 8.1.4存储矩阵读/写控制电路地址译码器数据输入/输 出地址输入控制信号输入( CS 、R/W)读/写控制电路完成对选中的存储单元进行读出或写入数据的操作。把信息存入 存储器的过程称为“写入”操作。反之，从存储器中取出信息的过程称为“读出”操作 。地址译码器的作用是对外部输入的地址码进行译码，以便唯一地选择存储矩阵 中的一个存储单元。1. RAM的基本结构图 8.1.4存储矩阵读/写控制电路译码器数据输入/输 出地址输入控制信号输入( CS 、R/W)例如：容量为2561 的存储器8根列地 址选择线32根行

4、地址 选择线32 8 =256个存 储单元译码 方式单译码 双译码 -n位地址构成 2n 条地址线。若n=10，则有1024条地 址线- 将地址分成两部分，分别由行译码器和列译码器共同译码其输出为存储矩阵的行列选择线，由它们共同确定欲选择 的地址单元。若给出地址A7-A0=001 00001，将选中哪个存储单元读/写？图 8.1.5若容量为2564 的存储器，有256个字，8根地址线A7-A0，但其数据线有4 根，每字4位。8根列地址选 择线32根行地址 选择线1024个存 储单元若给出地址A7-A0 = 000 11111，哪个单元的内容可读/写？ 静态RAM存储单元（SRAM）-以六管静态

5、存储单元为例基本RS触发器控制该单元与位线 的通断控制位线与数据线的通断Xi =0，T5、T6截止， 触发器与位线隔离。T1-T6构成一个 存储单元。T3、T4为 负载，T1、T2为基本 RS触发器。来自行地址译 码器的输出Xi =1，T5、T6导通， 触发器与位线接通。Yj =1，T7 、T8均导通 ，触发器的输出与数据 线接通，该单元数据可 传送。来自列地址译 码器的输出 静态RAM存储单元（SRAM）-以六管静态存储单元为例来自行地址译 码器的输出三管动态RAM存储单元电路如图:由于漏电流的存在，电容上存储的数据（电荷）不能长久保存，因此必须定期给电容补充电荷，以避免存储数据的丢失，这种

6、操作称为再生或刷新。 下面分三个过程讨论：写入数据读出数据刷新数据存储数据的电容存储单元写入数据的 控制门读出数据的 控制门写入刷新控 制电路当Xi Yj 1时， T1、 T3、 T4、 T5均导 通，此时可以对存储单 元进行存取操作。若DI0，电容充电；若DI1，电容放电。当Xi Yj 0时，写 入的数据由C保存。R/W=0,G1导通，G2截止输入数据DI经G3反相，被存 入电容C中。(3) 代表PAL器件的最大阵列输入数； (4) 代表输出电路类型（见另页）。 (5) 代表最大的组合输出端数目或最大的寄存器数目。 (6) 表示器件功耗级别、速度等级，封装形式等信息。4. PAL应用举例用P

7、AL器件设计一个数值判别电路。要求判别 四位二进制数ABCD之大小属于0-5，6-10，11- 15三个区间的哪一个区间内。解 ：设Y0=1 表示ABCD的数值在 0-5之间；设Y1=1 表示ABCD的数值在 6-10之间；设Y2=1 表示ABCD的数值在 11-15之间；则可列真值表如下：输 入输 出 ABCDY0 Y1 Y2 0000 1 0 0 0001 1 0 0 0010 1 0 0 0011 1 0 0 0100 1 0 0 0101 1 0 0 0110 0 1 0 01110 1 0输 入输 出 ABCDY0 Y1 Y210000 1 0 10010 1 010100 1 01

8、0110 0 111000 0 111010 0 111100 0 111110 0 1写出表达式：卡诺图化简：这是一组具有四输入变量，三输出端的组合逻辑函数。用PAL器件实现，应选四个以上输入端，三个以上输出端的器件，且至少有一个输出含有三个以 上的乘积项。所以可选择PAL14H4。然后按表达式进行编程即可。Y0Y1Y21 1 1 1 1 111 1 1 11 11 11Y0=AC+ABY2=AB+ACDY1=ABC+ABC+ABD8.3.3 可编程通用阵列逻辑器件 (GAL)PAL由于采用的是双极型熔丝工艺，一旦编程后 不能修改，同时输出结构类型太多，给设计和使用 带来不便。1984年LA

9、TTICE公司首先推出了另一种新型的 可编程逻辑器件-通用阵列逻辑（GAL）。它是 一种可以多次编程的器件，采用电可擦除的 E2CMOS工艺制成，并且在输出端设置了可编程的 输出逻辑宏单元（Output Logic Macro Cell, 简称 OLMC）。通过编程可将OLMC设置成不同的工作 状态，于是，一片GAL便可实现PAL所有输出电路 的工作模式，从而增强了器件的通用性。而且GAL 工作速度快，功耗小，是产品开发研制的理想器件 。常用的GAL有两种：GAL16V8（20脚双列直插 ）和GAL20V8（ 24脚双列直插），以GAL16V8为 例。1、GAL的基本结构 ：GAL的电路结构与

10、PAL类似，由可编程的与逻 辑阵列、固定的或逻辑阵列和输出电路组成，只不 过GAL的输出电路采用了可编程的OLMC，利用软 硬件开发工具，对芯片编程写入后，可方便地实现 组合、时序逻辑电路，且芯片设有加密位，为技术 保密提供了方便。GAL16V8的电路结构图如下：可编程的与阵 列8个输入缓冲器 2-9 8个反馈/输入 缓冲器8个三态输出缓冲 器12-198个输出逻辑宏单 元OLMCCLK输入 缓冲器输出使能缓冲 器阵列中共有 可编程单元 2048个在GAL中，除与逻辑阵列外，还有另外一些编程单元。移 位 寄 存 器CPSDISDO与逻辑阵列与逻辑阵列电 子 标 签电 子 标 签保 留 地 址

11、空 间结 构 控 制 字加 密 单 元保 留整 体 擦 除33596 06 16 26 303 13 2第031列：与逻辑阵列的编程单元，可得063共64个乘积项。第32列：电子标签。供用户记载各种信息，如器件型号、电路名称、编程日期、次 数等。第33-59列：制造厂家保留的地址空间。用户记不能使用。第60列：结构控制字，其长度为82位。用于OLMC工作模式的设定和64个乘积项 禁止的设定。第61列：加密单元，只占一位。该位一旦被编程，则无法对与逻辑阵列编程。只有 在与逻辑阵列被整体擦除时，才能将加密单元同时擦除。第63列：整体擦除。对该单元寻址并执行整体擦除命令时，所有编程单元被擦除。 器件

12、返回原始状态。2、输出逻辑宏单元（OLMC）结构1个或门1个异或门1个D触发器功能：将与阵列的乘积项进行逻辑或，然后送 到异或门A与极性控制信号XOR(n)异或。当XOR（n）=1时，异或门 对A反；XOR（n）=0时，异或门输出为A。如XOR（16） =1，表示第16号引脚输出信号的极性是高有效。存储异或门的输出信息。只要有一个OLMC设置成寄存器输出 组态，则1号脚就是CP时钟信号。2、输出逻辑宏单元（OLMC）结构4个多路开关结构控制字结构控制字产生对多路开关的地址控制信号2、输出逻辑宏单元（OLMC）结构乘积项选择器(2 选1)输出选择器 (2选1)三态选择器(4 选1)反馈选择器 (

13、4选1)GAL器件的各种功能配置是由结构控制字来控制的。用户可通过 编程软件自动设置4个结构控制字，就可使OLMC定义成如下表所示的五种 不同的功能组合。功 能SYNAC0AC1 (n)XOR (n)输出极性备 注专用输入101 1，11脚为数据输入端，输 出三态门不通专用组合 输出1000 1低有效 高有效1，11脚为数据输入端，组 合输出，三态门选通反馈组合 输出1110 1低有效 高有效同上，三态门由第一乘积项 选通，反馈取自I/O口时序电路中 的组合输出0110 1低有效 高有效1为CP，11为OE，该宏单元 为组合输出，但至少有一个 宏单元为寄存器输出 寄存器输出0100 1低有效

14、高有效1为CP，11为OE从表中可以看出，只要给器件写入不同的结构控制字，就能够得到不同类型的输出 结构。这些结构完全可以取代PAL器件的所有输出结构形式。一般采用ABEL、CUPL、GALLABFM 或FM（ Fast-Map）等。 ABEL、CUPL为高级开发软件，具有 自动化简功能，在输入文件中可采用逻辑表达式、真 值表和状态转换图三种逻辑描述方法，是编译型的通 用软件，具有源文件格式简单、易学等特点。5、GAL器件产品型号说明：endGAL16V8 -15 Q R M 功耗1/4功 耗- 15=15n s - 35=35n s塑料双列直插 D=陶瓷双列直插M=军用(-55- +125)

15、0- +75-40- +858.4.1 CPLD的结构8.4.2 CPLD的编程8.4 复杂的可编程逻辑器件(CPLD) 与PAL、GAL相比，CPLD的集成度更高 ，有更多的输入端、乘积项和更多的宏 单元；8.4 复杂的可编程逻辑器件(CPLD)每个块之间可以使用可编程内部连线(或 者称为可编程的开关矩阵)实现相互连接 。CPLD器件内部含有多个逻辑单元块， 每个逻辑单元块都相当于一个GAL器件;8.4.1 CPLD的结构逻辑块内部 的可 编程 连线 区I/O单元乘积项阵列乘积项分配宏单元Macro cellPI通用的CPLD器件逻辑块的结构8.4.1 CPLD的结构ispLSI1016的结构框图8.4.1 CPLD的结构1、通用逻辑块（GLB）的结构 8.4.1 CPLD的结构18个输入 ，可产生 20个乘积 项线或相同的乘积项可以被多个输出宏单 元使用-乘积项共享通用逻辑块（GLB）的配置举例 8.4.1 CPLD的结构异或高速旁 路单乘积 项旁路共享同步时钟 异步时钟，GLB第 12乘积项提供第12或第19 乘积项提供2、I/O单元的结构图 8.4.1 CPLD的结构通过对I/O单元中可编程单元的编程，可将引脚定义为：“输入”、“输出” 或“双向”功能I/O