复旦大学微电子专业专用集成电路内部电子版教程

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1、专用集成电路设计方法俞军 Tel:53085050 Email: 复旦大学专用集成电路与系统实验室 课 程 安 排4专用集成电路 概述 1 周4ASIC的设计流程和设计方法(重点) 设计描述,设计流程 1周 设计策略,综合方法 1周 设计验证,ASIC设计中的考虑因素 1周 深亚微米设计方法和设计技术以及EDA技术 的发展 1周复旦大学专用集成电路与系统实验室 课 程 安 排4专用集成电路的测试方法 Design-for-Test Basics 2 周4可编程ASIC 可编程ASIC器件的结构,资源,分类和开发系 统 1周 Xilinx,Altera可编程器件 2周复旦大学专用集成电路与系统实

2、验室 第一章 专用集成电路概述41.1通用集成电路和专用集成电路 通用集成电路:市场上能买到的具有通用功 能的集成电路 74 系列 ,4000系列 , Memory, CPU 等 专用集成电路ASIC(Application Specific Integrated Circuits) SUN SPARC Workstation 中的9块电路,某些加密 电路等复旦大学专用集成电路与系统实验室 第一章 专用集成电路概述 专用标准电路ASSP(Application-Specific Standard Products) Modem 芯片, DVD decoder , VCD decoder, au

3、dio DAC, Motor Servo DSP 等复旦大学专用集成电路与系统实验室 第一章 专用集成电路概述41.2集成电路发展简史复旦大学专用集成电路与系统实验室 第一章 专用集成电路概述41.4集成电路设计和制造过程 设计过程 制定规范(SPEC) 系统设计(System Design) 电路设计(Circuit Design) 版图设计(Layout Design) 制造过程 制版 掩膜版制造(MASK) 流片(Fab) 光刻,生长,扩散,掺杂,金属化,蒸铝等产 生Pn结,NPN结构,MOS 电阻,电容等 复旦大学专用集成电路与系统实验室 第一章 专用集成电路概述 制造过程 测试(Te

4、sting) 以Spec和Test Vector 为标准检测制 造出的芯片是否满足设计要求 封装(Pakaging) 划片(Cutting) 键合(Wire Bonding) 包封(Pakaging) 形式：DIP, QFP,PLCC,PGA,BGA,FCPGA等复旦大学专用集成电路与系统实验室 第一章 专用集成电路概述 集成电路功能测试示意图复旦大学专用集成电路与系统实验室 集成电路设计过程复旦大学专用集成电路与系统实验室 第一章 专用集成电路概述41.5ASIC技术现状和发展趋势 摩尔规律: 每十八个月, 集成度增加一倍,速度上升一 倍,器件密度上升一倍复旦大学专用集成电路与系统实验室 第

5、一章 专用集成电路概述 专用集成电路预测与发展 SOC (System on a chip) 工艺(Process)由0.35um,0.25um,0.18um进入0.13um,0.10um 即高速,低压,低功耗 EDA设计工具与设计方法必须变革以适应深亚微米工艺的 发展 (如 Single Pass , Physical Synthesis 等) 可编程器件向更高密度,更大规模和更广泛的领域发展(如 Mixed Signal ) MCM Analog 电路 - 高速,高精度,低功耗,低电压 ASIC产品的发展动向 内嵌式系统 (Embeded System) (自动控制, 仪器仪表) 计算机,

6、通讯结合的系统芯片 (Cable Modem, 1G ) 多媒体芯片 (Mpeg Decoder Encoder, STB , IA ) 人工智能芯片 光集成电路复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法42.1 概述 设计过程分 电路设计-前端设计 版图设计-后端设计 设计流程(方法)分 自底向上(Bottom Up) 自顶向下(Top Down) 数字集成电路设计 行为方面 结构方面 物理方面复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法42.1 概述 设计策略 设计描述 自动化设计的综合方法 设计验证方法 深亚微米设计方法和EAD 工具的发展复旦大学专

7、用集成电路与系统实验室 第二章ASIC设计流程和方法42.2设计描述 描述方面 行为描述 结构描述 物理描述 设计抽象的层次 系统算法级 寄存器传输级(RTL级) 逻辑级和电路级 最低层的晶体管级电路复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法42.2.1.硬件描述语言HDL (Hardware Description Language) VHDL VHDL描述能力强，覆盖面广，可用于多种层次 的电路描述， VHDL的硬件描述与工艺技术无关，不会因工艺 变化而使描述无效。 VHDL支持设计再利用(Reuse)方法，支持超大规 模集成电路设计的分解和组合。 可读性好，易于理解,

8、国际标准,具备通用性。复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法 VHDL设计描述由五种基本设计单元组成 设计实体说明(Entity declaration) 结构体(Architecture body) 配置说明(Configuration declaration) 集合元说明(Package dec1aration) 集合元(Package body)复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法ENTITY mux ISGENERIC (m:TIME:=2ns);PORT (in1,in2,sel:IN BIT;out1:OUT BIT);END mu

9、x;- 设计实体说明复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法AECHITECTURE twown1 OF mux ISBEGINIF sel=1 THEN out1 next_count next_count next_count next_count next_count next_count MGA CBIC FCC FPGA 用于量少,上市要求快的产品 (NRE 和固定成本低 ,可变成 本高(5倍于CBIC) CBIC, FCC 用于产量巨大的产品 ( NRE 和固定成本高, 但可变成 本低, 在巨大产量的分摊后,NRE 和固定成本变得不重要)复旦大学专用集成电路与

10、系统实验室 第二章ASIC设计流程和方法 2.7 设计指标-设计指标书的内容如下: ASIC芯片总体说明，包括以下细节: 芯片及标识符; 芯片功能及用途的简要说明; 特性说明; ASIC的封装及管脚说明: 芯片的封装说明及封装图; 管脚名及管脚类型; 管脚功能的简要说明; 管脚信号特性的说明。复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法 ASIC的使用说明: 直流规格: 包括电源电压、管脚电平和管脚接口特性。其中 管脚电平,应指明读管脚采用的是TTL或CMOS或 ECL类型的电平，同时应指明电压最小、最大值 范围。 交流规格: 通常是指ASIC电路的工作频率，包括时钟频率 以

11、及输入信号的建立时间和保持时间，输出延迟 时间，还包括其它关键信号的定时，例如最小脉 冲宽度等。复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法 2.9 ASIC设计的综合因素考虑: ASIC 设计要求 软硬件的折衷 ASIC的实现方式 采用的制造工艺及工艺生产线(Foundry) 测试 封装 开发费用和生产成本 市场复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法 2.10深亚微米设计方法和设计技术 2.10.1深亚微米工艺给集成电路设计带来的新问题 元件模型变化 电路元件延迟减小，互连线延迟增大(5070%,0.35um) 串扰和噪声 时钟线和电源线的影响 功耗

12、和散热问题 铝线的电迁移造成连线断裂 热载流子对ASIC可靠性的影响 逻辑与物理的反复设计问题(0.8um-1次,0.5um-5次 ,0.35um10次)复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法 2.10深亚微米设计方法和设计技术 2.10.2深亚微米设计方法和设计技术的改进 高层次设计规划(Floorplanning) 在行为级验证成功，进入寄存器传输级设计中生 成RTL模块的物理抽象，进行预布局，结合物理 特征，得到布局、时序及面积以及互连线信息， 由此产生的综合优化的约束条件，便综合生成的 门级时序得到较好的控制; 经门级功能及时序验证，并生成门级物理抽象， 设计规

13、划进 行更精确的布局探索和各模块驱动、 延迟的分析计算，并精确地得到关键路径“的延时 和电路时序; 在物理级，将门级设计得到的驱动、延迟信息作 一规划分析并作为时序驱动布局布线的约束条件 。复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法 综合优化技术-进人深亚微米设计阶段，由于互连线 延迟超过单元延迟，综合技术必须考虑由此引起的时 序问题，改进电路时序特性有以下几点措施: 使用预布局得到的互连线模型替代原来的连线负 载模型，原来模型是对指定工艺库单元的扇出和 RC树的统计模型，它没有考虑深亚微米连线的种 种影响，而互连模型是使用设计规则工具得到的 互连特性模型。它能比较精确地反

14、映互连延迟、 分布特性及RC特性 使用设计规划工具得到的时序约束和互连线模型 去驱动综合优化过程，由此得到满足时序要求的 综合结果。在物理级，将门级设计得到的驱动、 延迟信息作一规划分析并作为时序驱动布局布线 的约束条件复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法 将综合技术与版图设计算法结合起来，产生基于布局的物理综 合工具，它将时序约束、逻辑网表和布局拓扑关系一起进行分 析、调整。例如，根据电路驱动与负载情况，调整缓冲器和驱 动单元的大小私布局;根据时序要求，减少可能存在的长连线 及并行走线，减少时钟线的影响，生成较优的时钟树布局。 总之，使布局布线能满足电路的时序要求。

15、 采用行为级综合技术，这种高层次综合的任务是实现从系统级 算法描述到底层结果级表示的转换，其核心技术是调度和分配 。调度(scheduling)是将操作贼给所指定的控制步，在满足约束 条件下使得给定的目标函数(例如控制步数、硬件资源、延迟 和功耗)最小。分配是将操作和数据赋给相应的功能单元和寄 存器，其目标是便所占用的硬件资源最少。复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法 模拟技术- 模拟是设计的基础，从行为级、RTL级到门级，从逻辑 功能摸拟、时序模拟到故障模拟，模拟过程就是验证的过程。对 于深亚微米设计，设计的数据巨量增加，电路的时序复杂性等对 模拟技术提出更高的要求。总的来说，近年来模拟技术有以下几 方面的发展: 传统的线性延迟模型不再适用，需要建立考虑高速、低电压、 低功耗以及负载和工艺影响的模型;精碗的模型可以保证电路 功能和时序的设计正确，这是ASIC设计过程的核心 门级模拟过程变为先进行单位延迟的功能模拟，得到门级网表 ，然后使用设计规划工具估算由于互连线、负载、输入信号变 化速率等影响产生的延迟信息，再将它