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1、S3C2410系列 I2S总线接口功能 及应用开发内容结构 I2S总线概述I2S总线规范I2S总线结构配置S3C2410X I2S总线概述S3C2410X I2S总线特性S3C2410X I2S总线结构S3C2410X I2S接口工作模式S3C2410X I2S音频数据格式S3C2410X I2S接口特殊功能寄存器嵌入式音频系统应用I2S总线概述音响数据的采集、处理和传输是多媒体技术的重要 组成部分。众多的数字音频系统已经进入消费市场，例 如数字音频录音带、数字声音处理器。对于设备和生产 厂家来说，标准化的信息传输结构可以提高系统的适应 性。I2S(InterIC Sound)总线是飞利浦公司
2、为数字音频 设备之间的音频数据传输而制定的一种总线标准，该总 线专责于音频设备之间的数据传输，广泛应用于各种多 媒体系统。I2S总线规范I2S总线拥有三条数据信号线： SCK: (continuous serial clock) 串行时钟对应数字音频的每一位数据，SCK都有1个脉冲。SCK的频率=2采样频率采样位数。 WS: (word select) 字段（声道）选择用于切换左右声道的数据。WS的频率采样频 率。 SD: (serial data) 串行数据 用二进制补码表示的音频数据。 对于系统而言，产生SCK和WS的信号端就是主导装置 ，用 MASTER表示，简单系统示意图如图1所示：
3、信号线I2S总线规范发送端产生SCK和WS接收端产生SCK和WS外置控制器产生SCK和WS，作为主导装置， 发送端成为在外部时钟下的从属装置图1、简单系统配置信号线（续）I2S总线规范串行数据（SD）I2S格式的信号无论有多少位有效数据，数据的最 高位总是被最先传输(在WS变化(也就是一帧开始)后的 第2个SCK脉冲处)，因此最高位拥有固定的位置，而 最低位的位置则是依赖于数据的有效位数。也就使得 接收端与发送端的有效位数可以不同。如果接收端能 处理的有效位数少于发送端，可以放弃数据帧中多余 的低位数据；如果接收端能处理的有效位数多于发送 端，可以自行补足剩余的位(常补足为零)。这种同步机 制
4、使得数字音频设备的互连更加方便，而且不会造成 数据错位。为了保证数字音频信号的正确传输，发送 端和接收端应该采用相同的数据格式和长度。当然， 对I2S格式来说数据长度可以不同。信号线（续）I2S总线规范字段（声道）选择（WS）命令选择线表明了正在被传输的声道。WS为“1”表示正在传输的是左声道的数据。WS为“0”表示正在传输的是右声道的数据。WS可以在串行时钟的上升沿或者下降沿发生改 变，并且WS信号不需要一定是对称的。在从属装置端 ，WS在时钟信号的上升沿发生改变。WS总是在最高 位传输前的一个时钟周期发生改变，这样可以使从属 装置得到与被传输的串行数据同步的时间，并且使接 收端存储当前的命
5、令以及为下次的命令清除空间。基本的接口时序图可以参看图2所示： 信号线（续）I2S总线规范图2 典型的I2S信号最高位信号线（续）I2S总线规范电压规范输出电压:VL 2.4V 输入电压VIL=0.8V VIH=2.0V注：目前使用的TTL电平标准，随着其他IC（LSI）的流行，其他电平也会支持。I2S总线规范延迟特性在I2s总线中，任何设备都可以通过提供必需的时 钟信号成为系统的主导装置，而从属装置通过外部时 钟信号来得到它的内部时钟信号，这就意味着必须重 视主导装置和数据以及命令选择信号之间的传播延 迟，总的延迟主要由两部分组成： 外部时钟和从属装置的内部时钟之间的延迟 内部时钟和数据信号
6、以及命令选择信号之间 的延迟对于数据和命令信号的输入，外部时钟和内部时 的延迟不占据主导的地位，它只是延长了有效的建立 时间(setup time)。延迟的主要部分是发送端的传输 延迟和设置接收端所需的时间。见图3和图4： I2S总线规范延迟特性（续）图3 timing for I2S Transmitter图4 timing for I2S ReceiverI2S总线规范 T是时钟周期，Tr是最小允许时钟周期，TTr这样发送端和接收端才 能满足数据传输速率的要求。 对于所有的数据速率，发送端和接收端均发出一个具有固定的传号空 号比(markspace ratio)的时钟信号，所以t LC和t
7、HC是由T所定义的。 t LC和tHC必须大于0.35T，这样使信号在从属装置端可以被检测到。 延迟(tdtr)和最快的传输速度(由Ttr定义)是相关的，快的发送端信号在 慢的时钟上升沿可能导致tdtr不能超过tRC而使thtr为零或者负。只有 tRC不大于tRCmax的时候(tRCmax：0.15T)，发送端才能保证thtr大于等于0 。 为了允许数据在下降沿被记录，时钟信号上升沿及T相关的时间延迟 应该给予接收端充分的建立时间(set-up time)。 数据建立时间(set-up time)和保持时间(holdtime)不能小于指定接收端 的建立时间和保持时间。延迟特性（续）I2S总线结
8、构配置发送端图5 发送端硬件配置I2S总线结构配置发送端（续）随着WS信号的改变，导出一个WSP脉冲信号，进入 并行移位寄存器，从而输出数据被激活。串行数据的默认 输入是0，因此所有位于最低位(LSB)后的数据将被设置为0I2S总线结构配置接收端图6 接收端硬件配置I2S总线结构配置接收端（续）随着第一个WS信号的改变，WSP在SCK信号的下降沿 重设计数器。在“1 out of n”译码器对计数器数值进行译码 后，第一个串行的数据(MSB)在SCK时钟信号的上升沿被 存放进入B1，随着计数器的增长，接下来的数据被依次存 放进入B2到Bn中。在下一个WS信号改变的时候，数据根 据WSP脉冲的变
9、化被存放进入左(声道)锁存器或者右(声道) 锁存器，并且将B2一Bn的数据清除以及计数器重设，如果 有冗余的数据则最低位之后的数据将被忽略。注意：译码 器和计数器(虚线内的部分)可以被一个n比特移位寄存器所 代替。S3C44B0X I2S总线概述S3C44B0X的IIS总线接口可作为一个编码解码接口与 外部8/16位的立体声音频解码电路（CODEC IC）相连，从 而实现微唱片和便携式应用。它支持IIS数据格式和MSB- Justified 数据格式。IIS总线接口为先进先出队列FIFO的访 问提供DMA传输模式来取代中断模式，可同时发送和接收 数据，也可只发送或接收数据。S3C2410X I
10、2S总线特性 IIS、MSB-Justified格式兼容； 每通道 8/16 位数据格式； 每通道有16 f s、32 f s、48 f s （fs为采样频率）的串行时钟； 具有256 f s和384 f s的主时钟； 具有为主时钟和编码解码时钟分频的可编程分频器； 支持32（216）字节发送和接收（FIFO）； 具有正常和DMA两种传输模式。S3C2410X I2S总线结构图7 IIS总线框图各部分功能如下：S3C44B0X I2S总线结构 总线接口、寄存器组、和状态机（BRFC）：总线接口逻辑和FIFO的 访问由状态机控制； 两个三位的预分频器（IPSR）：一个被用作IIS总线接口的主时钟
11、发 生器，另一个被用作外部编码解码的时钟发生器； 16字节的FIFOs（TxFIFO、RxFIFO）：在发送数据的传输过程中， 数据被写入TxFIFO，在接收数据的传输过程中，数据从RxFIFO被读出 ； 主IISCLK发生器（SCLKG）：在主模式中，串行位时钟由主时钟（ 指IIS总线接口的主时钟）产生； 通道发生器和状态机（CHNC）：IISCLK和IISLRCK由通道状态机 产生和控制； 16位移位寄存器（SFTR）：在发送数据模式中，并行数据被移成串 行数据输出，在接收数据模式中，串行数据被移成并行数据输入；S3C2410X I2S接口工作模式 单独发送或接收模式a、正常传输模式FIF
12、O队列的就绪标志位决定了CPU读或写队列的时间。发送 队列非空，队列发送数据准备就绪，标志位置1；发送队列为 空，标志位置0。接收队列未满，标志位置1，指示队列可接收数据；接收队列满，标志位置0。当CPU访问发送或接收队列（FIFOs）时，串行数据能够被发送或接收。b、DMA传输模式发送或接收队列的访问由DMA控制器来完成。在发送或接收模式中，DMA服务请求由队列的就绪标志位自动给出。 发送和接收同时模式IIS总线接口能够同时发送和接收数据。一个通道用正常传输模 式，另一通道用DMA传输模式。S3C2410X I2S音频数据格式 IIS-BUS格式 MSB-Justified格式图8 IIS总
13、线和MSB-Justified格式数据接口格式两种格式S3C2410X I2S音频数据格式表1 编解码时钟表2 可用的串行位时钟频率采样频率和主时钟1、IIS控制寄存器 IISCON位位名称描述初始状态 8 Left/Right Channel Index(只读) 0 左通道1 右通道1 7 Transmit FIFO Ready Flag(只读) 0 发送FIFO没有准备好(空)1 发送FIFO准备好(不空)0 6 Receive FIFO Ready Flag(只读) 0 接收FIFO没有准备好(空)1 接收FIFO准备好(不空)0 5 Transmit DMA service Reque
14、st Enable0 发送DMA请求禁止 1 发送DMA请求使能0 4 Receive DMA service Request Enable0 接收DMA请求禁止 1 接收DMA请求使能0 3 Transmit Channel Idle Command在发送空闲状态,IISLRCK不激活(暂停发送),该位仅 在 IIS是Master时有效0 IISLRCK产生 1 IISLRCK不产生0 2 Transmit Channel Idle Command在接收空闲状态,IISLRCLK不激活(暂停接收),该位仅 在 IIS是Master时有效0 IISLRCK产生 1 IISLRCK不产生0 1
15、IIS Prescaler Enable0 预分频器禁止 1 使能预分频器0 0 IIS Interface Enable0 IIS禁止(停止) 1 IIS使能(启动) 0S3C44B0X I2S接口特殊功能寄存器IISCON 地址：0x01D18000(Li/HW,Li/W,Bi/W) R/W0x01D18002(Bi/HW)表3 IIS控制寄存器IISCON2、IIS模式寄存器 IISMOD位位名称描述初始状态 8 Master/Slave Mode Select0主模式（IISLRCK和IISCLK输出） 1 从模式（IISLRCK和IISCLK输入）0 7:6 Transmit/ Receive Mode Select00 不传输 01 接收模式 10 发送模式 11 发送/接收模式00 5 Active Level of Left/Right Channel0 左通道为低（右通道为高） 1 左通道为高（右通道为低）0 4 Serial Interface Format0 IIS格式 1 MSB-Justified0 3 Serial Data Bit Per Channel0 8位 1 16位0 2 Master Clock (CODECLK) Frequency Select0256 fs 1384 fs
