电工电子第11章 时序逻辑电路

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1、第第1111章章 时序逻辑电路时序逻辑电路学习要点学习要点触发器的工作原理及逻辑功能寄存器、计数器的工作原理及构成555定时器的工作原理及其应用数模/模数转换器的组成和工作原理触发器是构成时序逻辑电路的基本逻辑部件 。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状 态或1状态； 当输入信号消失后，所置成的状态能够保 持不变。所以，触发器可以记忆1位二值信号。根据逻 辑功能的不同，触发器可以分为RS触发器、 D触发器、JK触发器、T和T触发器；按照结 构形式的不同，又可分为基本RS触发器、同 步触发器、主从触发器和边沿触发器。11.1 11.1 双稳态触发器双稳态触

2、发器11.1.1 基本RS触发器电 路 组 成 和 逻 辑 符 号信号输入端，低电平有效 。信号输出端，Q=0、Q=1的状态称0 状态，Q=1、Q=0的状态称1状态，工作原理10010 10R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q0。即不论触发器原来处于什么状态都 将变成0状态，这种情况称将触发器置0或复位。R端称为触发 器的置0端或复位端。0110R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置

3、位端。1 011110R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。R SQ0 101 011 1不变100011R SQ0 101 011 1不变0 0不定？R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由 于与非门延迟时间不可能完全相等，在两输入端的0同时撤除 后，将不能确定触发器是处于1状态还是0状态。所以触发器不 允许出现这种情况，这就是基本RS触发器的约束条件。功能表波形图反映触发器输入信号取值和状态之间对应关系的图形称为 波形图RSQQ置1置0置1置1置1保持不允许基本RS触发器的特

4、点（1）触发器的次态不仅与输入信号状态有关，而且与触 发器的现态有关。 （2）电路具有两个稳定状态，在无外来触发信号作用时 ，电路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发翻转，实现 置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系 ，即有约束条件。在数字电路中，凡根据输入信号R、S情况的 不同，具有置0、置1和保持功能的电路，都 称为RS触发器。11.1.2 同步RS触发器RSCP0时，R=S=1，触发器保持原来状态不变 。CP1时，工作情况与基本RS触发器相同。功能表主 要 特 点波 形 图（1）时钟电平控制。在CP1期间接收输入信号， CP0时状态保持不

5、变，与基本RS触发器相比，对触 发器状态的转变增加了时间控制。 （2）R、S之间有约束。不能允许出现R和S同时为1 的情况，否则会使触发器处于不确定的状态。不 变不 变不 变不 变不 变不 变置 1置 0置 1置 0不 变11.1.3 主从JK触发器工 作 原 理（1）接收输入信号的过程。 CP=1时，主触发器被打开，可以接收输入信号J、K，其 输出状态由输入信号的状态决定。但由于CP=0，从触发 器被封锁，无论主触发器的输出状态如何变化，对从触 发器均无影响，即触发器的输出状态保持不变。0 01 10 01 1（2）输出信号过程 当CP下降沿到来时，即CP由1变为0时，主触发器被封锁， 无论

6、输入信号如何变化，对主触发器均无影响，即在CP=1期 间接收的内容被存储起来。同时，由于CP由0变为1，从触发 器被打开，可以接收由主触发器送来的信号，其输出状态由 主触发器的输出状态决定。在CP=0期间，由于主触发器保持 状态不变，因此受其控制的从触发器的状态也即Q、Q的值 当然不可能改变。逻 辑 功 能 分 析功 能 表波 形 图11.1.4 触发器逻辑功能的转换在双稳态触发器中，除了RS触发器 和JK触发器外，根据电路结构和工 作原理的不同，还有众多具有不同逻 辑功能的触发器。根据实际需要，可 将某种逻辑功能的触发器经过改接或 附加一些门电路后，转换为另一种逻 辑功能的触发器。JK触发器

7、D触发器JK触发器T触发器JK触发器T触发器T触发器的逻辑功能：每来一个时钟脉冲翻转一次 。D触发器T触发器在数字电路中，用来存放二进制数据或代码的电路称 为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。 一个触发器可以存储1位二进制代码，存放n位二进制 代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为数码寄存器和移位 寄存器两大类。数码寄存器只能并行送入数据，需要 时也只能并行输出。移位寄存器中的数据可以在移位 脉冲作用下依次逐位右移或左移，数据既可以并行输 入、并行输出，也可以串行输入、串行输出，还可以 并行输入、串行输出，串行输入、并行输出，十分灵 活，用途也很

8、广。11.2 11.2 寄存器寄存器11.2. 数码寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP 上升沿到来，加在并行数据输入端的数据D0D3，就立即被 送入进寄存器中，即有：11.2.2 移位寄存器1、4位右移移位寄存器并行输出在存数操作之前，先用RD（负脉冲）将各个触发器清零。 当出现第1个移位脉冲时，待存数码的最高位和4个触发器 的数码同时右移1位，即待存数码的最高位存入Q0，而寄存 器原来所存数码的最高位从Q3输出；出现第2个移位脉冲时 ，待存数码的次高位和寄存器中的4位数码又同时右移1位 。依此类推，在4个移位脉冲作用下，寄存器中的4位数码 同时右移4次，待存的4位数

9、码便可存入寄存器。2、4位左移移位寄存器并行输出3、集成双 向移位 寄存器 74LS194由74LS194 构成的能自 启动的4位 环形计数器波波 形形 图图11.3 11.3 计数器计数器能够记忆输入脉冲个数的电路称为计数器 。计 数 器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器二进制计数器 十进制计数器 N进制计数器 11.3.1 二进制计数器1、异步二进制计数器 3位异步二进制加法计数器由于3个触发器都接成了T触发器，所以最低位触发器F0每 来一个时钟脉冲的下降沿（即CP由1变0）时翻转一次，而 其他两个触

10、发器都是在其相邻低位触发器的输出端Q由1变0 时翻转，即F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。波形图F0每输入一个时钟脉冲 翻转一次。F1在Q0由1变0时翻转 。F2在Q1由1变0时翻转。二分频 四分频八分频从状态表或波形图可以看出，从 状态000开始，每来一个计数脉 冲，计数器中的数值便加1，输 入8个计数脉冲时，就计满归零 ，所以作为整体，该电路也可称 为八进制计数器。 由于这种结构计数器的时钟脉冲 不是同时加到各触发器的时钟端 ，而只加至最低位触发器，其他 各位触发器则由相邻低位触发器 的输出Q来触发翻转，即用低位 输出推动相邻高位触发器，3个 触发器的状态只能依次翻转，并

11、 不同步，这种结构特点的计数器 称为异步计数器。异步计数器结 构简单，但计数速度较慢。状态表用上升沿触发的D触发器构成的4位 异步二进制加法计数器及其波形图F0每输入一个时钟脉冲翻转一次。 F1在Q0由1变0时翻转， F2在Q1由1变0时翻转， F3在Q2由1变0时翻转。3位异步二进制减法计数器F0每输入一个时钟脉冲翻转 一次， F1在Q0由1变0时翻 转， F2在Q1由1变0时翻转 。2、同步二进制计数器3 3个个JKJK触发器都接成触发器都接成T T触发器触发器F0每输入一个时钟脉冲 翻转一次 F1在Q0=1时，在下一个CP 触发沿到来时翻转。 F2在Q0=Q1=1时，在下一个CP 触发沿

12、到来时翻转。11.3.2 十进制计数器选用4个CP下降沿触发的JK触发器 F0、F1、F2 、F3。1、同步十进制加法计数器F0：每来一个CP计数脉冲翻转一 次， 。F2：在Q0 和Q1都为1时，再来一个 计数脉冲才翻转， 。F3：在Q0、Q1和Q2都为1时，再来 一个CP计数脉冲才翻转，但在第 10个脉冲到来时Q3应由1变为0， F1：在Q0为1时，再来一个CP计 数脉冲才翻转，但在Q3为1时不得 翻转， 、 。驱动方程 ：2、异步十进制加法计数器11.3.3 N进制计数器1、由触发器构成N进制计数器由触发器组成的N进制计数器的一般分析方法是：对于同步计数器，由于计数脉冲同时接到每 个触发器

13、的时钟输入端，因而触发器的状态是 否翻转只需由其驱动方程判断。而异步计数器 中各触发器的触发脉冲不尽相同，所以触发器 的状态是否翻转除了考虑其驱动方程外，还必 须考虑其时钟输入端的触发脉冲是否出现。例：分析图示计数器为几进制计数器。列状态表的过程如下：首先假设计数器的初始状态，如000 ，并依此根据驱动方程确定J、K的值，然后根据J、K的值确 定在CP计数脉冲触发下各触发器的状态。在第1个CP计数脉 冲触发下各触发器的状态为001，按照上述步骤反复判断， 直到第5个CP计数脉冲时计数器的状态又回到初始状态000。 即每来5个计数脉冲计数器状态重复一次，所以该计数器为 五进制计数器。例：分析图示

14、计数器为几进制计数器。列异步计数器状态表与同步计数器不同之处在于：决定触 发器的状态，除了要看其J、K的值，还要看其时钟输入端 是否出现触发脉冲下降沿。从状态表可以看出该计数器也 是五进制计数器。2、由集成计数器构成N进制计数器4位集成同步二进制加法计数器74LS161CR=0时异步清零 。CR=1、LD=0时同步置数 。CR=LD=1且CPT=CPP=1时，按4位自然二进制码同步计数。 CR=LD=1且CPTCPP=0时，计数器状态保持不变。用集成计数器构成N进制计数器的方法：利用清零端或置数 端，让电路跳过某些状态来获得N进制计数器。用74LS161构成十二进制计数器将状态1100 反馈到

15、清 零端归零将状态1011 反馈到清 零端归零用异步归零构成十二 进制计数器，存在一 个极短暂的过渡状态 1100。十二进制计数 器从状态0000开始计 数，计到状态1011时 ，再来一个CP计数 脉冲，电路应该立即 归零。然而用异步归 零法所得到的十二进 制计数器，不是立即 归零，而是先转换到 状态1100，借助1100 的译码使电路归零， 随后变为初始状态 0000。高位片计数到3（0011）时，低位片所计数为163=48，之 后低位片继续计数到12（1100），与非门输出0，将两片计 数器同时清零。1616= 256用74LS161构成256进制和60进制计数器用74LS161构成8421码60进制和24进制计数器集 成 异 步 十 进 制 计 数 器 74 LS 90异步计数器一般没有专门的进位信号输出端，通常可以用 本级的高位输出信号驱动下一级计数器计数，即采用串行 进位方式来扩展容量。100100进制计数器进制计数器用74LS161构成N进制计数器6060进制计数器进制计数器6464进制计数器进制计数器11.4 55511.4 555定时器定时器11.4.1 555定时器的结构和工作原理低低电平 触发端高高电平 触发端电压 控制端复位端 低低电平有效放电端