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1、 嵌入式系统定制硬件的软硬件协同设计1第二讲 主要内容 概述 组合逻辑 时序逻辑 算法的定制硬件设计 算法定制硬件设计的优化2概述w处理器n执行计算任务的数字电路n控制器与数据通道n通用目的：各种计算任务n单用途：一个特定的计算任务n定制单用途：非标准的任务 w定制单用途处理器特点n快、小、低功耗n高的NRE、更长的上市时间、 更小灵活性MicrocontrollerCCD preprocessorPixel coprocessor A2DD2AJPEG codecDMA controllerMemory controllerISA bus interfaceUARTLCD ctrlDispl
2、ay ctrlMultiplier/AccumDigital camera chiplensCCD3第二讲 主要内容 概述 组合逻辑 时序逻辑 算法的定制硬件设计 算法定制硬件设计的优化4组合逻辑设计A) 问题描述若a为1，或者b和c都为1，则y为1 。若b或c为1，但b和c不同时为1 （或a，b，c都为1），则z为1。D) 输出函数化简00 01011110 01010111abcyy = a + bc00 01011110 00101111zz = ab + bc + bcabcC) 输出函数y = abc + abc + abc + abc + abcz = abc + abc + ab
3、c + abc + abcB) 真值表10111 11011 1111100101 01001 01110 1001000000Inputs abcOutputs yzE) 逻辑门电路a b cyz5RTL级组合元件使能输入e 若 e=0 所有的输出为 0进位输入标志 Cisum = A + B + Ci可以有多种状态 输出如进位、零 、符号等.O = I0 if S=000 I1 if S=001 I(m-1) if S=111O0 =1 if I=000 O1 =1 if I=001 O(n-1) =1 if I=111和 = A+B(前n位) 进位 =A+B 的第 (n+1)位小于 =
4、1 if ABO = A op B op 由 S.来决定n-bit, m x 1 选择器OS0S(log m)nnI(m-1) I1 I0log n x n 译码器 O1O0O(n-1)I0I(log n - 1)n-bit 加法器nABnsumcarryn-bit 比较器nnABless equalgreatern bit, m function ALUnnABS0S(log m)nO6第二讲 主要内容 概述 组合逻辑 时序逻辑 算法的定制硬件设计 算法定制硬件设计的优化7RTL 时序元件Q = 0 若清除端clear=1,I 若置入端 load=1且时钟 clock=1,Q 其它Q = 0
5、 若清除端clear=1,Q(prev)+1 若计数端 count=1 且clock=1.clearn-bit 寄存器 nnloadIQshiftIQn-bit 移位寄存器n-bit 计数器 nQQ = 最低位- 移位- I 存入最高位8时序逻辑设计A) 问题描述设计一个时钟分频器， 每4个脉冲输出一个1。0123x=0x=1x=0x=0a=1a=1a=1a=1a=0a=0a=0a=0B) 状态图C) 实现模型组合逻辑状态寄存器axI0I0I1I1Q1Q0D) 状态表摩尔型10111 11011 1110000101 01001 01110 1001000000Inputs Q1Q0aOutp
6、uts I1I01000x9时序逻辑设计 (续.)001Q1Q0I1I1 = Q1Q0a + Q1a + Q1Q001110100011 10a01000101100 01 11a110I0Q1Q0I0 = Q0a + Q0a01000110000 01 11 10x = Q1Q0x010aQ1Q0E) Minimized Output EquationsF) Combinational LogicaQ1 Q0I0I1x10第二讲 主要内容 概述 组合逻辑 时序逻辑 算法的定制硬件设计 算法定制硬件设计的优化11定制单用途处理器基本模型控制器和数据通道controllerdatapath外部控
7、制 输入外部控制 输出外部数据 输入外部数据 输出数据通道 控制输入数据通道 控制输出控制器和数据路径的内部图控制器数据通道状态 寄存器次态 和 控制逻辑寄存器功能单元12举例：最大公因数GCD0: int x, y; 1: while (1) 2: while (!go_i); 3: x = x_i; 4: y = y_i; 5: while (x != y) 6: if (x = y_i) 4: x=x_i; 5: y=y_i;6: else 7: x=y_i; 8: y=x_i;9: while (y != 0) 10: r = x % y; 11: x = y; 12: y = r;
8、13: d_o = x;original programoptimized program用模操作代替减法 操作以加速程序GCD(42, 8) - 9 iterations to complete the loopx and y values evaluated as follows : (42, 8), (43, 8), (26,8), (18,8), (10, 8), (2,8), (2,6), (2,4), (2,2).GCD(42,8) - 3 iterations to complete the loopx and y values evaluated as follows: (42
9、, 8), (8,2), (2,0)23FSMD最优化w可能改进的方面n合并状态w常数状态可以消除w独立操作的状态可以合并n拆分状态w复杂操作的状态可以差分成更小的状态（如a*b*c*d操作 的运行)可以减小硬件尺寸 n调度24FSMD最优化 (续)y = y -x7:x = x - y8:6-J:x!=y5:!(x!=y)xyy = y -xx = x - y3:5:7:8:d_o = x9:optimized FSMD消除 state 1 交易是一个常数值合并状态 2和 2J 之间没有循环操作合并状态 3和 4 赋值操作互相独立合并 5和 6 状态6的交易可以在状态5 完成消除状态 5J、
10、 6J 其完成的交易分别 已被state 7 和 state 8完成消除 state 1-J 已在状态9中完成25Datapath的优化w功能单元的共享n没有必要一对一的映射n若相同操作发生在不同状态，则可以共享一 个单独的功能单元 w多功能单元nALUs 提供不同操作，可被不同状态下的操 作共享26FSM控制器的优化w状态编码n为FSM中每个状态分配唯一的位模式。n会影响状态寄存器的位数和组合逻辑电路的大小n可以被看作是一个排序问题 w状态最小化n将等价状态合并成单个状态w如果两个状态产生的输出相同且转移到相同的次态，则这 两个state等效27小结w定制单用途处理器任务n直接设计技术n可以用来执行某一算法nRTL级设计从FSMD开始nCAD 工具会带来极大的帮助28subtractorsubtractor 7: y-x8: x-y5: x!=y6: xyx_iy_id_o0: x0: y9: dn-bit 2x1n-bit 2x1x_sely_sel x_ldy_ldx_neq_yx_lt_y d_ld 5: x!=y!=Datapath29
