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1、第四章 中央处理器CPU介绍CPU的： 发展和现状性能指标 新技术应用接口封装计 算 机 硬 件 技 术 基 础第 2 页第四章 微型机的中央处理器CPU4.1 CPU概述4.2 CPU的主要技术参数4.3 微处理器中所采用的新技术4.4 单指令多数据流技术4.5 CPU的封装与接口类型4.6 典型CPU介绍第 3 页4.1 CPU概述分代Intel CPU其他CPU开始年代第一代 第二代 第三代第四代第五代第六代第七代8086/8088 80286 80386 DX/SX 80486 SX/DX/DX2/DX4 Pentium Pentium MMX Pentium Pro Pentium
2、II Celeron Pentium III Pentium 4 Pentium D/EE 19781984 19871990199319962000AMD K5 Cyrix 6X86/6x86MX IDT WinChip C6WinChip2 3D AMD K6 AMD K6-2 AMD K6-3 AMD K7 (Athlon) / (64) AMD Thunderbird Pentium在拉丁文里面就是“五”的意思第 4 页4.2 CPU的主要技术参数 4.2.1 位、字节和字长位：CPU的最小存储单位，有“0”和“1”两种取值。 字节：CPU的最小访问单位，8位组成的。 字长：CPU一次
3、能处理的二进制数，CPU中ALU的处理 位数。 CPU按照其处理信息的字长可以分为：八位、十六位、 三十二位及六十四位微处理器等。Intel x86系列CPU 8位 8080、8085 16位8086、80186、80286 32位386、486、Pentium、PII、PIII、P4 64位 Itanium(安腾)、P4 F、Pentium D/EE第 5 页4.2.2 时钟频率 主频：驱动CPU工作的周期性循环脉冲信号的频率，是 CPU内核(整数和浮点运算器)电路的实际运行频率。其周期 为时钟周期。多个时钟周期组成一个机器周期，多个机器 周期组成一个指令周期。 外频： CPU外频也叫前端总
4、线频率或系统总线时钟频率 ，是由主板为CPU提供的基准时钟频率。 倍频：CPU主频、倍频、外频三者的关系：主频=外频倍频。 超频：超频就是在实际使用中让CPU工作在高于额定的 工作频率上。Pentium606675200P II66100233450P III100133450733P 410026613.8GCPU外频主频第 6 页4.2.3 L1和L2 Cache的容量和速率L1和L2 Cache的容量和工作速率对提高微机速度 起关键作用。 L1 Cache：一般在CPU内部，容量为几十KB。 L2 Cache：可在CPU内部或外部，一般为几百KB几 MB。 L2 Cache对提高整数运算
5、速度有显著作用。第 7 页4.2.4 工作电压CPU 的工作电压：5V 3.3V 12V早期CPU(8086486时代)的工作电压一般为5V。标 准的TTL (Transistor- Transistor Logic)数字电路工作电 压为5V。 早期Pentium CPU工作电压一般为3V左右。这是由于 ： CPU的制造工艺提高，低电压工作可靠性有保 障。 减小CPU功耗，减小发热量。CPU功耗与电源 电压的平方成正比。 节能。 笔记本专用的CPU和Pentium4的工作电压一般为1.2 1.8V。第 8 页4.2.5 地址总线宽度、数据总线宽度地址总线宽度地址总线宽度决定了CPU可以访问的物
6、理地址空 间，简单地说就是CPU到底能够使用多大容量的内存。 808620位，最大存储器空间1MB。 8028624位，最大存储器空间16MB。 8038632位，最大存储器空间4GB。 Pentium Pro36位，最大存储器空间64GB 。 数据总线宽度数据总线负责整个系统的数据流量的大小，而数 据总线宽度则决定了CPU与二级高速缓存、内存以及输入 /输出设备之间一次数据传输的信息量。 数据总线宽度与CPU位宽可能不一致。 数据总线宽度与总线位宽可能不一致。 第 9 页4.2.6 制造工艺半导体材料工艺目前均为CMOS工艺。 TTL(Transistor- Transistor Logic
7、) 晶体管逻辑 NMOS(N-Channel MOS) N沟道金属氧化物半导 体 PMOS(P-Channel MOS) P沟道金属氧化物半导 体 CMOS(Complementary Metal Oxide Simeconductor) 互补金属氧化物半导体，CMOS工 艺IC功耗与频率成正比，与电压的平方成正比。 线宽指芯片上的最基本功能单元的宽度，缩小线宽 可以提高集成度，Pentium CPU一般使用0.60.13微米线 宽，最新技术是0.09微米 铜配线技术以往芯片内部使用铝连线，现在普遍采 用导电特性更好的铜配线技术，可以提高CPU的集成度和 工作频率。第 10 页4.3 微处理器
8、中所采用的新技术4.3.1 流水线与超标量结构非流水线指令的执行过程： 取指令：从内存读取这条指令； 译码：将指令翻译成操作命令； 取操作数：从内存中读取执行该条指令所需的操作数； 执行指令：CPU指定部件实际执行这条指令； 回写：将执行的结果送回内存或寄存器中。一条指令必须在前一条指令的五个步骤执行完后才能执 行下一条指令。不一定所有指令都有五步。取指令FI译码D取操作数FO执行指令E回写W第 11 页4.3.1 流水线与超标量结构流水线 (pipeline)：是Intel首次在486芯片中开始使 用的。流水线工作方式将不同指令的各个步骤并行化。 执行一条指令的步骤越多(细化)，流水线长度越
9、长，流 水线效率越高。影响流水线效率的另2个因素： 数据相关性指令的执行需要前一条指令的 结果。 分支控制转移。指令1 指令2 指令3 指令4指令5FI1 2 3 4 5 6 7 8 9DFIFODFIEFODFIWEFODFIWEFODFIWEFODFIWEFODFIWEFODFI时钟第 12 页4.3.1 流水线与超标量结构超标量(superscalar): 在CPU中存在多个相同的功能 部件，可以根据指令的需要动态分配功能部件，组成多条 流水线。这种设计就叫超标量技术。 采用超标量技术的CPU集成了多个ALU、多个 FPU 、多个译码器，以并行处理的方式来提高性能。Pentium是Int
10、el系列CPU中最早采用超标量结构的处 理器。带有2条独立的处理管线，理想情况下每周期执行2 条指令。超标量处理器每个周期所使用到的执行单元(用蓝色 表示)，可见每个周期都有执行单元空闲。部件n部件1 部件2 第 13 页超线程(Hyper Threading)技术超线程(Hyper Threading): 在单个处理器基础上提供两 个逻辑处理器，这两个逻辑处理器共享相同的物理执行单 元，而从软件的角度来看，操作系统可以象拥有两个物理 处理器那样为这两个逻辑处理器分配不同的线程。 Pentium 4共有7个执行单元，平均只有23个单元在使 用状态，在超标量结构中空闲的功能部件得到利用。图中红色
11、和蓝色分别为两个线程占用的 功能部件。Pentium 4 Northwood B率先支持HT。Windows XP 的后期版本支持超线程。部件n部件1 部件2 第 14 页双核技术双核CPU: 在CPU内部 封装两个处理器内核。双核 和多核CPU是今后CPU的发 展方向。 intel最新的(2005年)双核 CPU： Pentium D 和Pentium Extreme Edition。其中 Pentium D不支持超线程但 Pentium Extreme Edition支 持超线程。第 15 页4.3.2 高速缓存技术Cache存储器：容量较小、速度较快的静态存储器 (SRAM) 主存储器：
12、容量较大、速度较慢的动态存储器(DRAM)CPU主存储器 (DRAM)Cache (SRAM)Cache的工作原理是基于程序访问的局部性： 1. 时间局部性：如果一个存储项被访问，则可能该项会 很快被再次访问。 2. 空间局部性：如果一个存储项被访问，则该项及其邻 近的项也可能很快被访问。第 16 页命中：CPU访问存储器数据时，数据已在于Cache 中 则称为命中。命中的概率为命中率。 Cache控制：命中时，只需直接访问Cache即可。如果 未命中，需要将主存储器数据拷贝到Cache中，再访问 Cache。Cache比主存的容量小得多。 Cache的存储容量 越大，命中率也越高。太小会使命
13、中率太低；过大不仅 会增加成本。4.3.2 高速缓存技术第 17 页影响Cache命中率的因素： Cache容量/主存储器容量 一般考虑性能价格比的折中。采用2级或3级Cache，可 以以较低的成本获得较高的命中率。 Cache块和主存储器块的相联关系 按效率由低到高(同时实现由简单到复杂)排列： 直接组相联全相联 替换策略：确定替换出的Cache块的方法 先进先出策略(FIFO: First In First Out)：是把最先调入的 Cache字块替换出去。 最近最少使用策略(LRU: Least Recently Used)：把当前近 期Cache中使用次数最少的那块信息块替换出去。 L
14、RU策略优于FIFO策略，但LRU实现复杂。4.3.2 高速缓存技术第 18 页4.3.3 Cache技术的实现Cache技术： 多级Cache：不前大多数CPU为两级Cache，高端CPU 可能为3级Cache。分级Cache可以以较小的成本获得较高 的命中率。如： Pentium III采用32KB L1Cache+256KB全速L2 Cache； Itanium采用32KB L1 + 256KB全速L2 + 2MB L3 Cache 数据与指令Cache：由于数据访问和指令访问之间不存在 局部性规律，所以L1 Cache 将数据和指令Cache分开，有 利于提高效率。 Cache速度：L
15、1 Cache一般和CPU内核同步，L2 Cache 运行速度有半速和全速两种。第 19 页CPUL1 Cache (内部)L2 CacheL3 Cache80486DX8KB混合型无无Pentium8KB+8KB无无Pentium MMX16KB+16KB512KBPentium 16KB+16KB512KB半速Celeron 16KB+16KB无 / 128KB半速无无无Celeron 16KB+16KB128KB 全速无Pentium 16KB+16KB256KB全速无Pentium 48KB+12KB Trace Cache 256KB无Xeon MP16KB+16KB256KB全速1MBItanium16KB+16KB256KB全速2-4MB4.3.3 Cache技术的实现第 20 页4.4 单指令多数据流技术处理器虽然只能执行单个指令序列，但能将那些指令同 时应用于多个独立的数据。我们称之为“单指令多数据 ”(SIMDSingle Instruction Multiple Data)处理器。它 允许CPU 同时对2、4、8 个数据进行并行处理。有效地提 高了CPU 对 视 频 、音频等多媒体方面的处理速度。 SIMD的具体体现是指令集的扩充，主要包括： MMXIntel Pentium MMX 侧重提高
