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1、v4-1画出与下例实体描述对应的原理图符号元件：vENTITY buf3s IS - 实体1： 三态缓冲器v PORT (input : IN STD_LOGIC ; - 输入端v enable : IN STD_LOGIC ; - 使能端v output : OUT STD_LOGIC ) ; - 输出端vEND buf3x ;vENTITY mux21 IS -实体2： 2选1多路选择器v PORT (in0, in1, sel : IN STD_LOGIC; v output : OUT STD_LOGIC); 4-2. 图4-17所示的是4选1多 路选择器，试分别用 IF_THEN语句
2、和CASE语句 的表达方式写出此电路的 VHDL程序。选择控制的信号s1和s0的数 据类型为 STD_LOGIC_VECTOR；当s1=0，s0=0；s1=0， s0=1；s1=1，s0=0和 s1=1，s0=1分别执行yyyyytmptmpoutyoutya2,b=a3,s=s0,y=tmp);v U2:mux21 port map(a=a1,b=tmp,s=s1,y=outy);vEnd beh;4-4. 图4-19是一个含有上升沿触发的D触发器的时序电路，试 写出此电路的VHDL设计文件。 图4-19 时序电路图 tmpvLibrary ieee; use ieee.std_logic_
3、1164.alll; vEntity exen isvPort(cl,clk0:in std_logic;v out1:out std_logic);vEnd exen;vArchitecture one of exen isvSignal tmp:std_logic;vBegin process(clk0)v begin if rising_edge(clk0) thenv tmpx,y=y,diff=t0,s_out=t1); u2:h_suber port map(x=t0,y=sub_in,diff=diffr,s_out=t2);vSub_outa(i),y=b(i),diffr=c
4、(i),sub_out=stmp(i+1);vEnd generate; end;4-6. 根据图4-21，写出顶层文件MX3256.VHD的VHDL设计文件 。 图4-21 题4-6电路图 t1t2t3t4vLibrary ieee; use ieee.std_logic_1164.alll;vEntity mx3256 isvPort(ina,inb,inck,inc:in std_logic;v e,out1:out std_logic);vEnd mx3256; vArchitecture behav of mx3256 isvComponent lk35vPort(a1,a2,clk
5、:in std_logic; v q1,q2:out std_logic); End component;vSignal t1,t2,t3,t4:std_logic;vBegin u1:lk35 port map(a1=ina,a2=inb,clk=inck,q1=t3,q2=t2); vU2: lk35 port map(a1=t2,a2=t1,clk=inck,q1=t4,q2=out1);vProcess(inck,inc)vBegin if(inc=0)then t10);v elsif(rising_edge(clk) then vif en=1 then if sel=1 then
6、 cnttmp0);v elsif rising_edge(clk) thenv cnt0)；v else cnt Z); END IF ; （接上页）IF enable = “01“ THEN output Z); END IF ; IF enable = “10“ THEN output Z); END IF ; IF enable = “11“ THEN output Z); END IF ; END PROCESS; END multiple_drivers; 例：设计一个序列检测器。要求检测器连续 收到串行码1101后，输出检测标志1，否 则输出0。状态机设计步骤： 分析设计要求，列
7、出全部可能状态； 画出状态转移图； 用VHDL语言描述状态机。（1） 分析设计要求，列出全部可能状态 :未收到一个有效位（0） ：S0收到一个有效位（1）：S1连续收到两个有效位（11）：S2连续收到三个有效位（110）：S3 连续收到四个有效位（1101）：S4（2） 状态转移图: (Moore型) S0/0S1/0S2/0S4/1S3/011 10101001101 Si/ZOiData_INi0 状态转移图 （Mealy型 ） SiData_INi/ZOi1101S41/1S0S1S2S31/01/00/00/01/00/01/00/00/0LIBRARY IEEE; USE IEEE.
8、STD_LOGIC_1164.ALL; ENTITY moore ISPORT（ clk, data：IN STD_LOGIC;zo:OUT STD_LOGIC); END moore; ARCHITECTURE a OF moore IS TYPE STATE IS (S0,S1,S2,S3,S4); SIGNAL pstate :STATE; BEGINPROCESS(clk)BEGINIF (clkEVENT AND clk=1) THENCASE pstate isWHEN S0= IF data=1 THEN pstate IF data=1 THEN pstate IF data=
9、0 THEN pstate IF data=1 THEN pstate IF data=1 THEN pstate 0); ELSIF RISING_EDGE(CLK) THEN CASE C_ST IS WHEN S0 =IF INA = “101“ THEN OUTA IF INA = “000“ THEN C_ST IF INA = “100“ THEN C_ST IF INA = “101“ THEN OUTA C_ST 0); END CASE; END IF; END PROCESS; END ONE;- MEALY型状态机 ARCHITECTURE TWO OF EX7 IS TYPE STATE IS (S0, S1, S2, S3); SIGNAL C_ST, N_ST : STATE; BEGIN REG : PROCESS (CLK, RESET) BEGIN IF RESET = 1 THEN C_ST N_ST OUTA OUTA IF INA = “101“ THEN OUTA N_ST 0); END CASE; END PROCESS; END TWO;
