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1、微电子学与固体电子学专业毕业论文微电子学与固体电子学专业毕业论文 精品论文精品论文 高性能时钟数高性能时钟数据恢复电路的设计与实现据恢复电路的设计与实现关键词：系统建模关键词：系统建模 噪声特性噪声特性 锁相环锁相环 全速率鉴频鉴相器全速率鉴频鉴相器 对称负载压控振荡器对称负载压控振荡器摘要：实时通信、流媒体等的应用对传输速率和数据质量提出了苛刻的要求， 这激发人们去设计更高性能的收发器接口电路。时钟数据恢复电路(CDR)是高性 能串行接口的核心电路，它的设计充满挑战。本文设计了一款基于锁相环(PLL) 结构 2.5Gbps 的全速率时钟数据恢复电路(CDR)。系统建模使系统的性能指标分 解成
2、多个参量。通过分析各个子模块电路的噪声特性、环路传输特性确定最优 环路参数阻尼因子()和环路带宽(n)，使系统输出抖动最小。全速率鉴频鉴 相器降低了对系统时钟占空比的要求。对称负载结构的压控振荡器(VCO)在自适 应偏置电路的作用下有较好的电源噪声抑制作用，减小系统抖动。高速输出缓 冲器，解决了 VCO 输出信号幅度低的问题。本文中整体 CDR 电路采用标准 0.13m 数字 CMOS 工艺实现。电路工作在 2.5Gbps 数据率，在 231-1 伪随机不 归零(NRZ)输入数据下系统恢复数据的抖动峰值为 3.140ps，均方根抖动(JRMS) 为 0.822ps，整体电路的功耗为 58mW，
3、版图面积为 176240m2，电路性能满 足设计要求。正文内容正文内容实时通信、流媒体等的应用对传输速率和数据质量提出了苛刻的要求，这 激发人们去设计更高性能的收发器接口电路。时钟数据恢复电路(CDR)是高性能 串行接口的核心电路，它的设计充满挑战。本文设计了一款基于锁相环(PLL)结 构 2.5Gbps 的全速率时钟数据恢复电路(CDR)。系统建模使系统的性能指标分解 成多个参量。通过分析各个子模块电路的噪声特性、环路传输特性确定最优环 路参数阻尼因子()和环路带宽(n)，使系统输出抖动最小。全速率鉴频鉴相 器降低了对系统时钟占空比的要求。对称负载结构的压控振荡器(VCO)在自适应 偏置电路
4、的作用下有较好的电源噪声抑制作用，减小系统抖动。高速输出缓冲 器，解决了 VCO 输出信号幅度低的问题。本文中整体 CDR 电路采用标准 0.13m 数字 CMOS 工艺实现。电路工作在 2.5Gbps 数据率，在 231-1 伪随机不 归零(NRZ)输入数据下系统恢复数据的抖动峰值为 3.140ps，均方根抖动(JRMS) 为 0.822ps，整体电路的功耗为 58mW，版图面积为 176240m2，电路性能满 足设计要求。 实时通信、流媒体等的应用对传输速率和数据质量提出了苛刻的要求，这激发 人们去设计更高性能的收发器接口电路。时钟数据恢复电路(CDR)是高性能串行 接口的核心电路，它的设
5、计充满挑战。本文设计了一款基于锁相环(PLL)结构 2.5Gbps 的全速率时钟数据恢复电路(CDR)。系统建模使系统的性能指标分解成 多个参量。通过分析各个子模块电路的噪声特性、环路传输特性确定最优环路 参数阻尼因子()和环路带宽(n)，使系统输出抖动最小。全速率鉴频鉴相器 降低了对系统时钟占空比的要求。对称负载结构的压控振荡器(VCO)在自适应偏 置电路的作用下有较好的电源噪声抑制作用，减小系统抖动。高速输出缓冲器， 解决了 VCO 输出信号幅度低的问题。本文中整体 CDR 电路采用标准 0.13m 数 字 CMOS 工艺实现。电路工作在 2.5Gbps 数据率，在 231-1 伪随机不归
6、零(NRZ) 输入数据下系统恢复数据的抖动峰值为 3.140ps，均方根抖动(JRMS)为 0.822ps，整体电路的功耗为 58mW，版图面积为 176240m2，电路性能满足 设计要求。 实时通信、流媒体等的应用对传输速率和数据质量提出了苛刻的要求，这激发 人们去设计更高性能的收发器接口电路。时钟数据恢复电路(CDR)是高性能串行 接口的核心电路，它的设计充满挑战。本文设计了一款基于锁相环(PLL)结构 2.5Gbps 的全速率时钟数据恢复电路(CDR)。系统建模使系统的性能指标分解成 多个参量。通过分析各个子模块电路的噪声特性、环路传输特性确定最优环路 参数阻尼因子()和环路带宽(n)，
7、使系统输出抖动最小。全速率鉴频鉴相器 降低了对系统时钟占空比的要求。对称负载结构的压控振荡器(VCO)在自适应偏 置电路的作用下有较好的电源噪声抑制作用，减小系统抖动。高速输出缓冲器， 解决了 VCO 输出信号幅度低的问题。本文中整体 CDR 电路采用标准 0.13m 数 字 CMOS 工艺实现。电路工作在 2.5Gbps 数据率，在 231-1 伪随机不归零(NRZ) 输入数据下系统恢复数据的抖动峰值为 3.140ps，均方根抖动(JRMS)为 0.822ps，整体电路的功耗为 58mW，版图面积为 176240m2，电路性能满足 设计要求。 实时通信、流媒体等的应用对传输速率和数据质量提出
8、了苛刻的要求，这激发 人们去设计更高性能的收发器接口电路。时钟数据恢复电路(CDR)是高性能串行 接口的核心电路，它的设计充满挑战。本文设计了一款基于锁相环(PLL)结构2.5Gbps 的全速率时钟数据恢复电路(CDR)。系统建模使系统的性能指标分解成 多个参量。通过分析各个子模块电路的噪声特性、环路传输特性确定最优环路 参数阻尼因子()和环路带宽(n)，使系统输出抖动最小。全速率鉴频鉴相器 降低了对系统时钟占空比的要求。对称负载结构的压控振荡器(VCO)在自适应偏 置电路的作用下有较好的电源噪声抑制作用，减小系统抖动。高速输出缓冲器， 解决了 VCO 输出信号幅度低的问题。本文中整体 CDR
9、 电路采用标准 0.13m 数 字 CMOS 工艺实现。电路工作在 2.5Gbps 数据率，在 231-1 伪随机不归零(NRZ) 输入数据下系统恢复数据的抖动峰值为 3.140ps，均方根抖动(JRMS)为 0.822ps，整体电路的功耗为 58mW，版图面积为 176240m2，电路性能满足 设计要求。 实时通信、流媒体等的应用对传输速率和数据质量提出了苛刻的要求，这激发 人们去设计更高性能的收发器接口电路。时钟数据恢复电路(CDR)是高性能串行 接口的核心电路，它的设计充满挑战。本文设计了一款基于锁相环(PLL)结构 2.5Gbps 的全速率时钟数据恢复电路(CDR)。系统建模使系统的性
10、能指标分解成 多个参量。通过分析各个子模块电路的噪声特性、环路传输特性确定最优环路 参数阻尼因子()和环路带宽(n)，使系统输出抖动最小。全速率鉴频鉴相器 降低了对系统时钟占空比的要求。对称负载结构的压控振荡器(VCO)在自适应偏 置电路的作用下有较好的电源噪声抑制作用，减小系统抖动。高速输出缓冲器， 解决了 VCO 输出信号幅度低的问题。本文中整体 CDR 电路采用标准 0.13m 数 字 CMOS 工艺实现。电路工作在 2.5Gbps 数据率，在 231-1 伪随机不归零(NRZ) 输入数据下系统恢复数据的抖动峰值为 3.140ps，均方根抖动(JRMS)为 0.822ps，整体电路的功耗
11、为 58mW，版图面积为 176240m2，电路性能满足 设计要求。 实时通信、流媒体等的应用对传输速率和数据质量提出了苛刻的要求，这激发 人们去设计更高性能的收发器接口电路。时钟数据恢复电路(CDR)是高性能串行 接口的核心电路，它的设计充满挑战。本文设计了一款基于锁相环(PLL)结构 2.5Gbps 的全速率时钟数据恢复电路(CDR)。系统建模使系统的性能指标分解成 多个参量。通过分析各个子模块电路的噪声特性、环路传输特性确定最优环路 参数阻尼因子()和环路带宽(n)，使系统输出抖动最小。全速率鉴频鉴相器 降低了对系统时钟占空比的要求。对称负载结构的压控振荡器(VCO)在自适应偏 置电路的
12、作用下有较好的电源噪声抑制作用，减小系统抖动。高速输出缓冲器， 解决了 VCO 输出信号幅度低的问题。本文中整体 CDR 电路采用标准 0.13m 数 字 CMOS 工艺实现。电路工作在 2.5Gbps 数据率，在 231-1 伪随机不归零(NRZ) 输入数据下系统恢复数据的抖动峰值为 3.140ps，均方根抖动(JRMS)为 0.822ps，整体电路的功耗为 58mW，版图面积为 176240m2，电路性能满足 设计要求。 实时通信、流媒体等的应用对传输速率和数据质量提出了苛刻的要求，这激发 人们去设计更高性能的收发器接口电路。时钟数据恢复电路(CDR)是高性能串行 接口的核心电路，它的设计
13、充满挑战。本文设计了一款基于锁相环(PLL)结构 2.5Gbps 的全速率时钟数据恢复电路(CDR)。系统建模使系统的性能指标分解成 多个参量。通过分析各个子模块电路的噪声特性、环路传输特性确定最优环路 参数阻尼因子()和环路带宽(n)，使系统输出抖动最小。全速率鉴频鉴相器 降低了对系统时钟占空比的要求。对称负载结构的压控振荡器(VCO)在自适应偏 置电路的作用下有较好的电源噪声抑制作用，减小系统抖动。高速输出缓冲器，解决了 VCO 输出信号幅度低的问题。本文中整体 CDR 电路采用标准 0.13m 数 字 CMOS 工艺实现。电路工作在 2.5Gbps 数据率，在 231-1 伪随机不归零(
14、NRZ) 输入数据下系统恢复数据的抖动峰值为 3.140ps，均方根抖动(JRMS)为 0.822ps，整体电路的功耗为 58mW，版图面积为 176240m2，电路性能满足 设计要求。 实时通信、流媒体等的应用对传输速率和数据质量提出了苛刻的要求，这激发 人们去设计更高性能的收发器接口电路。时钟数据恢复电路(CDR)是高性能串行 接口的核心电路，它的设计充满挑战。本文设计了一款基于锁相环(PLL)结构 2.5Gbps 的全速率时钟数据恢复电路(CDR)。系统建模使系统的性能指标分解成 多个参量。通过分析各个子模块电路的噪声特性、环路传输特性确定最优环路 参数阻尼因子()和环路带宽(n)，使系
15、统输出抖动最小。全速率鉴频鉴相器 降低了对系统时钟占空比的要求。对称负载结构的压控振荡器(VCO)在自适应偏 置电路的作用下有较好的电源噪声抑制作用，减小系统抖动。高速输出缓冲器， 解决了 VCO 输出信号幅度低的问题。本文中整体 CDR 电路采用标准 0.13m 数 字 CMOS 工艺实现。电路工作在 2.5Gbps 数据率，在 231-1 伪随机不归零(NRZ) 输入数据下系统恢复数据的抖动峰值为 3.140ps，均方根抖动(JRMS)为 0.822ps，整体电路的功耗为 58mW，版图面积为 176240m2，电路性能满足 设计要求。 实时通信、流媒体等的应用对传输速率和数据质量提出了苛
16、刻的要求，这激发 人们去设计更高性能的收发器接口电路。时钟数据恢复电路(CDR)是高性能串行 接口的核心电路，它的设计充满挑战。本文设计了一款基于锁相环(PLL)结构 2.5Gbps 的全速率时钟数据恢复电路(CDR)。系统建模使系统的性能指标分解成 多个参量。通过分析各个子模块电路的噪声特性、环路传输特性确定最优环路 参数阻尼因子()和环路带宽(n)，使系统输出抖动最小。全速率鉴频鉴相器 降低了对系统时钟占空比的要求。对称负载结构的压控振荡器(VCO)在自适应偏 置电路的作用下有较好的电源噪声抑制作用，减小系统抖动。高速输出缓冲器， 解决了 VCO 输出信号幅度低的问题。本文中整体 CDR 电路采用标准 0.13m 数 字 CMOS 工艺实现。电路工作在 2.5Gbps 数据率，在 231-1 伪随机不归零(NRZ) 输入数据下系统恢复数据的抖动峰值为 3.140ps，均方根抖动(JRMS)为 0.822ps，整体电路的功耗为 58mW，版图面积为 176
