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1、第七章 仿真测试工具和 综合工具*1Microelectronics School Xidian University Evaluation only.Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0.Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.Copyright 2004-2011 Aspose Pty Ltd. 7.1 数字集成电
2、路设计流程简介*2Microelectronics School Xidian University Evaluation only.Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0.Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.Copyright 2004-2011 Aspose Pty Ltd. 7.1.1 设计规范设计规范文件是一
3、个包含功能、定时、硅片面积、功耗、可测性、故障覆盖 率以及其它的设计准则的详细说明书。设计规范描述了项目完成的功能，确 定设计的总体方案，平衡各个方面的因素，对整个项目有一个初步的规划。 在系统设计阶段，根据对设计面积、功耗、I/O和IP使用等情况进行估算，确 定所使用的芯片工艺和设计工具。 7.1.2 设计划分设计划分过程就是把一个复杂设计逐渐划分成较小而且较为简单的功能单元 。这样一个过程通常被称为自顶向下的设计方法，或者是分层设计法。*3Microelectronics School Xidian University Evaluation only.Evaluation only. C
4、reated with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0.Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.Copyright 2004-2011 Aspose Pty Ltd. 7.1.3 设计输入设计输入是指将设计划分阶段定义好的模块借助一定的设计输入手段转换为 EDA工具能接受的信息格式。目前主要的设计输入手段有：高级硬件描述语 言HDL（Verilog HDL/VHDL）和原
5、理图。HDL语言支持不同层次的描述，不 依赖于各个厂家的工艺器件，便于修改。 逻辑输入工具的功能是把逻辑图，状态机，真值表，输入到计算机中，并进 行语法、可综合性检查等。目前主流工具有Cadence公司的Composer， Synopsys公司Leda以及UltraEdit，Vim等第三方的编辑工具。*4Microelectronics School Xidian University Evaluation only.Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0.Created w
6、ith Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.Copyright 2004-2011 Aspose Pty Ltd. 7.1.4仿真验证是指通过仿真软件验证其功能是否符合制定的设计规范，这一阶段的验 证常被称为功能仿真或行为仿真。 仿真的结果取决于设计描述是否准确反映了设计的物理实现。仿真器不是一 个静态工具，需要Stimulus和Response。Stimulus由模拟设计工作环境的 testbench 产生，Response为仿真的输出，由设计者确定输出的有
7、效性。 目前，仿真工具比较多，其中Cadence公司的NC-Verilog HDL，Synopsys公司 的VCS和Mentor公司的Modelsim都是业界广泛使用的仿真工具。 7.1.5 综合综合实际上是根据设计功能和实现该设计的约束条件（如面积、速度、功耗 和成本等），将设计描述（如HDL文件、原理图等）变换成满足要求的电路 设计方案，该方案必须同时满足预期的功能和约束条件。 目前常用的逻辑综合工具有Synopsys公司的Synplify和Design Compiler， Physical Compiler，Cadence公司的RTL Compiler等。*5Microelectroni
8、cs School Xidian University Evaluation only.Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0.Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.Copyright 2004-2011 Aspose Pty Ltd. 7.1.6 适配布线按照特定的工艺要求和约束条件利用适配器进行布局布线，最后生成版
9、图。 对于芯片设计来讲，这个过程通常分3步： （1）布局规划。主要是标准单元、I/O Pad和宏单元的布局。 （2）时钟树生成（CTS Clock Tree Synthesis）。 （3）布局布线。适配完成后，产生多项设计结果：（1）适配报告。（2）适配后的仿真模型 。（3）器件编程文件。 在FPGA设计中各个厂家都提供了相应的布局布线工具，例如Altera公司的 Quartus II，Xilinx公司的ISE等。在芯片设计领域，有Cadence公司提供的 SOC Encounter和Synopsys公司的Astro等布局布线工具。*6Microelectronics School Xidia
10、n University Evaluation only.Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0.Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.Copyright 2004-2011 Aspose Pty Ltd. 7.1.7 时序分析时序验证的目的是为了检查设计中是否有时序上的违规。同步电路的验证采 用静态时序分析实现，异步
11、电路的验证则需要运行特殊仿真激励确认。仿真 工具可以用前仿真所用的工具。 静态时序分析（STA）的功能是根据设计规范的要求检查所有可能路径的时 序，不需要通过仿真或测试向量就可以有效地覆盖门级网表中的每一条路径 ，在同步电路设计中快速地找出时序上的异常。 可以识别的时序故障包括：建立/保持和恢复/移除检查(包括反向建立/保持)； 最小和最大跳变；时钟脉冲宽度和时钟畸变；门级时钟的瞬时脉冲检测；总 线竞争与总线悬浮错误；不受约束的逻辑通道；计算经过导通晶体管、传输 门和双向锁存的延迟；自动对关键路径、约束性冲突、异步时钟域和某些瓶 颈逻辑进行识别与分类。 PrimeTime是Synopsys公司
12、开发的进行静态时序分析（STA）的工具，它可 以进行精确的RC延迟计算，先进的建模和时序验收*7Microelectronics School Xidian University Evaluation only.Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0.Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.Copyright 2004-
13、2011 Aspose Pty Ltd. 7.1.8 物理验证物理验证通常包括设计规则检测（DRC）、版图与原理图对照（LVS）和信 号完整性分析（SI）等。 目前主要的物理验证工具有Mentor公司的Calibre，Cadence公司的Dracula 和Diva以及Synopsys公司的Hercules。此外各大厂商也推出了针对信号完整 性分析的工具。*8Microelectronics School Xidian University Evaluation only.Evaluation only. Created with Aspose.Slides for .NET 3.5 Clien
14、t Profile 5.2.0.0.Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.Copyright 2004-2011 Aspose Pty Ltd. 7.1.9 设计结束在所有设计约束都已满足，也达到了定时约束条件的情况下，就会发出最终 设计结束的信号。这时可用于制造集成电路的掩膜集就准备好了。掩膜集的 描述是由几何数据（通常为GDS-II格式）构成的，这些数据决定了集成电路 制造过程中的光掩膜步骤的顺序。 将适配器布局布线后形成的器件编程
15、文件通过下载工具载入到具体的FPGA 或CPLD芯片中，可以方便的实现设计要求。如果是大批量产品开发，通过更 换相应的厂家综合库，便可以转由ASIC实现。*9Microelectronics School Xidian University Evaluation only.Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0.Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011
16、 Aspose Pty Ltd.Copyright 2004-2011 Aspose Pty Ltd. 7.2 测试和仿真工具用HDL描述完一个硬件系统后要进行仿真验证，而想要在在计算机终端上看 到硬件描述语言的输出的话，则需要通过硬件描述语言的仿真器来完成。常 用的HDL仿真器有很多种，例如VCS，NCsim，Verilog HDL-XL，Modelsim ，ActiveHDL等。根据所使用的编程语言不同可以将仿真器分为Verilog HDL 语言仿真器和VHDL语言仿真器；也可以根据工作方式不同分为事件驱动（ event-driven）的仿真器和时钟驱动（cycle-driven）的仿真器等类型。这些 工具中有的侧重于IC设计（如NCsim，VCS等），有的侧重于FPGA/CPLD 的设计，如Modelsim和ActiveHDL等。*10Microelectronics School Xidian University Evaluation only.Evaluation only. Created with Asp
