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1、原理图/VHDL文本编辑综合FPGA/CPLD 适配FPGA/CPLD 编程下载FPGA/CPLD 器件和电路系统 时序与功能 门级仿真功能仿真EDA工具使用流程逻辑综合结构综合1.功能仿真 2.时序仿真Quartus II：1.支持最新的FPGA器件，如cyclone、 cyclone 、stratix 、 stratix 、 stratixGX等系列。2. 平均设计性能提高15%，器件资源减少5%。3.支持所有第三方工具，支持硬件描述语言的RTL综合，可以查看其图形化描述。4.高级特性：功率分析、系统级设计、高级综合优化、高级验证特性等。QuartusII 简介启动并运行QuartusII
2、，打开管理器窗口。 项目导航窗口状态窗口消息窗口项目导航窗口快捷按钮消息窗口快捷按钮状态窗口快捷按钮2. 启动QuartusII为了保证QuartusII能正常运行，必须设置license.dat文件。否则仿真和下载等功能将被禁用。 查找license文件（1）在QuartusII管理器界面中选择ToolLicense Setup，点击“.”按钮，在出现的对话框中选择License.dat文件或直接输入带全路径名的文件名。（2）设置License.dat文件后，关闭对话框，回到QuartusII管理器界面进行设计。 3首次运行 QuartusII设计输入QuartusII 支持多种设计输入方法
3、，包括原理图输入，文本输入（如AHDL，VHDL，Verilog HDL文本文件），第三方EDA工具输入文件（如EDIF，HDL，VQM文件）。QuartusII 编辑器的工作对象是项目，用来管理该项目涉及的所有文件，所以在进行一个逻辑设计前必须确定设计的项目名称。 以一个带有异步置0、异步置1端的D触发器为例，介绍QuartusII中采用文本方式的设计过程。1. 新建文本文件在QuartusII管理器界面中选择菜单FileNew.，出现New对话框。在对话框中选择Verilog HDL File ，点击ok按钮，打开文本编辑器，输入D触发器的Verilog HDL程序，保存文件exam_df
4、f.v。需要注意的是，文件名与模块名必须一致。 D触发器程序2.建立项目项目路径项目名称顶层实体名（1）在管理器窗口中选择菜单File/New Project Wizard.，出现新建项目向导New Project Wizard对话框，输入项目目录（D:quartus）、项目名称(exam_dff)和顶层实体(exam_dff.v)。（2）点击Next按钮，出现New Project Wizard第二页，添加文件对话框。添加与该项目有关的所有文件到当前项目。查找文件添加文件到列表当前项目（3）点击Next按钮，接着选择目标器件系列、目标器件封装形式、引脚数目和速度级别。（4）点击Finish按
5、钮，项目exam_dff出现在项目导航窗口中。双击文件名，即可打开文件进行编辑。在设计过程中，如果要添加文件到当前项目或删除当前项目中的文件，选择菜单ProjectAdd/Remove Files in Project，或直接用鼠标右键单击项目名，打开Settings对话框，选中对话框中的Add/Remove项，添加或删除文件。打开Settings对话框的另外一种方法是选择菜单AssignmentsSettings。 设计处理 编辑文件后，开始进行设计项目的处理，设计处理主要使用QuartusII编译器完成。QuartusII编译器的功能包括设计错误检查、逻辑综合、Altera适配器件、仿真/
6、定时分析以及产生下载编程的输出文件。编译器生成的编程文件可以用QuartusII编程器或其它工业标准编程器对器件进行编程或配置。设计处理包括编译设置、引脚锁定、编译、观察及编辑适配结果、生成编程文件等几个部分。 1. 编译设置选择器件系列编译设置选项在管理器窗口选择菜单AssignmentCompiler Settings Wizard.，或用鼠标右键单击项目名，选择Compiler Settings Wizard，出现编译设置向导Compiler Settings Wizared，根据对话框提示，完成编译设置。最后的对话框是对前面设置的总览。也可以在Settings对话框的Compiler
7、Settings项中直接进行编译设置。锁定引脚的方式有前锁定和后锁定两种。2. 引脚锁定(2) 前锁定：对设计项目编译前进行引脚锁定。打开Settings对话框，选择Compiler Settings下的Device，点击右边Assign Pins按钮，出现Assign Pins对话框。(1) 后锁定：对设计项目编译后通过修改适配结果锁定引脚。前锁定：选中引脚号，再添加节点名。如选中引脚183，然后在Pin name中填写clk，或点击Pin name右边的按钮“”，打开Noder Finder对话框查找节点clk，确认后clk出现在Pin name中，点击Add按钮即可。重复此过程，锁定其它
8、引脚。1引脚1833填写节点clk2查找节点名或类型4添加节点2. 选择节点4. 确认返回1. 列出所有节点3. 将节点送入选中区在Noder Finder对话框中查找节点的过程如下：3. 编译 选择ProcessingStart Complition 或直接点击工具栏中编译快捷按钮开始编译。 编译过程中，状态窗口显示编译进度的百分比和每个阶段所花费的时间。信息窗口显示所有信息、警告和错误，双击某个信息项，可以定位到原设计文件并高亮显示。 编译快捷按钮状态窗口信息窗口编译完成后产生一个编译报告栏，编译结果在编译报告栏中自动更新，报告栏包含了将设计放到器件中的所有信息，如器件使用统计、编译设置、
9、底层显示、器件资源利用率、适配结果、延时分析结果以及CPU使用资源等。编译报告栏编译报告 快捷按钮按钮编译报告是一个只读窗口，选中某项可获得更详细的信息。如果编译有错误，需要修改设计进行，并重新编译。4. 观察适配结果编译成功后可以在平面布局视图中查看适配结果。平面布局视图显示编译器如何将逻辑设计分配到器件。在平面图的顶部Chip name栏显示与当前编译器相同的芯片名。打开平面图平面图工具未用LE已用LE路由连接平面布局视图可以显示目标器件内部所有LAB（逻辑阵列块）和LAB中LE（逻辑单元）的使用情况。在Interior Cells显示方式中，没有使用的LE为白色，已使用的LE为彩色。选中
10、左边工具栏中的Show Node Fan-In 和Show Node Fan-out图标，然后击LE，可查看LE的路由连接关系。 在Quartus 中查看器件内部LAB及路由连接信息的另一种方法是选择菜单AssignmentsChip Editor，打开Chip Editor，通过Zoom in命令可以显示器件内部资源：LABs、RAM blocks、 DSP blocks、 I/Os、rows、 columns、 interconnect 以及 routing lines等。不是所有器件系列都支持Chip Editor显示方式。5. 编辑适配结果 设计项目编译后可进行后引脚锁定。选择菜单As
11、signments Assignment Editor，出现Assignment Editor对话框，在引脚列表区可修改并重新锁定引脚。 引脚列表进行新的资源分配前，用户可以回注编译结果，保存编译器在上次编译过程中所作的资源分配，确保后面的编译具有相同的适配。对引脚和器件分配回注时，选择菜单AssignmentsBack-Annotate Assignments.，出现Back-Annotate Assignments对话框，其中Back Annotation type栏中的Default为缺省设置，选择Advanced完成回注。修改适配结果后需要重新编译设计文件，在平面布局视图中查看配置结果
12、。 QuartusII在编译过程中会自动产生一些编程文件，.pof、.sof。但对于其它格式的文件，如.rbf配置数据文件，则需要设置产生。设置产生.rbf文件可以在设计项目编译前进行，也可以在设计项目编译后进行。6. 编程文件的生成 编译前设置.rbf配置数据文件时选择Settigns对话框的Device项，点击按钮Device &Pin options，在对话框中点击Programming Files，选中Raw Binary Files项，设计项目编译后，QuartusII自动生成exam_dff.rbf配置文件。 设置生成.rbf文 件选项项目编译成功后设置.rbf文件时，选择菜单Fi
13、leConvertProgramm Files.，在对话框中的Programming file列表下选择Raw Binary (.rbf)项，点击Add File按钮，添加输入文件exam_dff.sof，然后点击OK生成exam_dff.rbf文件。 设置生成.rbf 文件选项添加.sof文件设计仿真 仿真过程：新建仿真波形文件.vwf、插入节点、仿真器选项设置 、确定仿真时间和编辑激励波形 、运行仿真器。 选择菜单EditInsert Node or Bus.，在Insert Node or Bus对话框中点击按钮Node Finder，出现Node Finder对话框，插入节点。1. 新
14、建仿真波形文件.vwf2. 插入节点选择菜单File/New.，在New对话框中选择Other Filses/Vector Waveform File，出现空的仿真波形文件。将文件保存为exam_dff.vwf。3. 仿真器选项设置 可以利用仿真器设置向导AssignmentsSimulator Settings Wizard.进行仿真器设置，也可以在Settings对话框的Simulator Settings项中直接设置。 仿真器设置时序仿真仿真模式选项仿真模式：功能仿真（Functional）：又称前仿真，是在不考虑器件延时的 理想情况下进行的逻辑验证。时序仿真（Timing）：又称后仿真
15、，是在考虑了具体适配器件的各种延时的情况下进行的仿真。选择菜单EditEnd Time.，可以调整最大仿真时间长度，如200ns；选择菜单EditGrid Size.，可以修改网格大小，通常用网格大小表示信号状态的基本维持时间。编辑激励波形时，先选中Name栏中的一个节点，然后单击图形工具菜单中的赋值快捷键，根据要求编辑信号波形。也可以拖动鼠标，选定信号的某个时间段进行赋值。 4. 确定仿真时间和编辑激励波形选择菜单ProcessingStart Simulation或点击工具栏中的仿真快捷按钮运行仿真器，仿真状态窗口和仿真报告栏自动出现并更新，信息窗口中显示相关信息。如果仿真结果有错误，需要修改设计并重新编译仿真。 5. 运行仿真器仿真报告栏仿真波形仿真快捷键赋值快捷键器件编程 选择菜单ToolsProgrammer或点击工具栏中编程快捷按钮打开编程窗口。在编程窗口中选择下载电缆、配置模式和添加配置数据文件exam_dff.sof 。添加配置编程按钮选择下载打开编程选择配 置模式进度表显示 下载比例
