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1、 基于基于 VHDLVHDL 的数字频率计的设计的数字频率计的设计目目 录录第一章第一章 概述概述.1 11.1 设计概述 .11.2 设计内容.11.3 设计原理 .11.4 设计功能 .2第二章第二章 技术与开发工具技术与开发工具.3 32.1 VHDL 简介.32.1.1 简介.32.1.2 VHDL 程序组成部分 .42.1.3 VHDL 系统优势 .42.2 MAX+PLUS .52.2.1 软件简介 .52.2.2 软件组成 .62.2.3 设计流程.7第三章第三章 系统分析系统分析.8 83.1 数字频率计的设计任务及要求.83.2 模块的划分 .83.3 设计分析.9第四章第四
2、章 各功能模块基于各功能模块基于 VHDLVHDL 的设计的设计.10104.1 时基产生与测频时序控制电路模块的 VHDL 源程序 .104.2 待测信号脉冲计数电路模块的 VHDL 源程序 .114.2.1 十进制加法计数器的 VHDL 源程序.114.2.2 待测信号脉冲计数器的 VHDL 源程序 .124.3 锁存与译码显示控制电路模块的 VHDL 源程序 .134.3.1 译码显示电路的 VHDL 源程序.134.3.2 锁存与译码显示控制模块的 VHDL 源程序.144.4 顶层电路的 VHDL 源程序 .16第五章第五章 数字频率计波形仿真数字频率计波形仿真.18185.1 时基
3、产生与测频时序控制电路模块的仿真 .185.2 待测信号脉冲计数电路模块的仿真 .185.2.1 十进制加法计数器的仿真.185.2.2 待测信号脉冲计数器的仿真 .195.3 锁存与译码显示控制电路模块的仿真 .195.3.1 译码显示电路的仿真.195.3.2 锁存与译码显示控制模块的仿真.205.4 数字频率计系统的仿真 .20结论结论.2222参考文献参考文献.2323摘要摘要本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。该频率计采用 VHDL 硬件描述语言编程以 MAX+PLUS为开发环境，极大地减少了硬件资源的占用。数字频率计模块划分的设计具有相对独立性，可以对模块单独
4、进行设计、调试和修改，缩短了设计周期。该数字频率计的测量范围为 lHz1MHz，响应时间小于等于 15 秒；其测试结果由 4 只七段数码管稳定显示，测量误差小于等于 1 。仿真波形与分析结果表明，所设计的电路通过硬件仿真能够满足数字频率计的功能要求，具有理论与实践意义，实现了电子电路自动化的过程。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期。关键词：VHDL 数字频率计 EDA MAX+PLUS基于基于 VHDL 的数字频率计的设计的数字频率计的设计第一章第一章 概述概述1.1 设计概述所谓频率，就是周期信号在单位时间（1s）里变化的次数。本数字频
5、率计的设计思路是：(1) 根据频率计的测频原理，可以选择合适的时基信号对输入被测信号脉冲进行计数，实现测频的目的。(2) 根据数字频率计的基本原理，本文设计方案的基本思想是分为三个模块来实现其功能，即时基产生与测频时序控制电路模块、待测信号脉冲计数电路模块和锁存与译码显示控制电路模块，并且分别用 VHDL 对其进行编程，实现计数电路、锁存电路、显示电路等。1.2 设计内容分析数字频率计的功能，完成功能模块的划分，分别用 VHDL 语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。1.3 设计原理我们都知道，频率信号易
6、于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为 1s。闸门时间可以根据需要取值，大于或小于 1S 都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取 1s 作为闸门时间。数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路，其原理框图如图 1. 1 所示。1.4 设计功能四位十进
7、制数字频率计用四组七段译码显示的数字频率计，其频率测量范围为 1Hz10kHz。采用记忆显示的方法，即在测量过程中不刷新数据，等数据过程结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束，显示时间不少于 1 秒。计数器锁存器译码驱动电路数码管显示测频控制信号发生器图 1.1 原理框图待测信号第二章第二章 技术与开发工具技术与开发工具2.1 VHDL 简介2.1.1 简介VHDL 主要用于描述数字系统的结构 ，行为，功能和接口。 VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分 ,及端口)和内部（或称不可视部分
8、） ，既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL 系统设计的基本点。 VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点 。归纳起来,VHDL 语言主要具有以下优点：(1) VHDL 语言功能强大 ，设计方式多样 VHDL 语言具有强大的语言结构 , 只需采用简单明确的 VHDL 语言程序就可以描述十分复杂的硬件电路。同时 ，它还具有多层次的电路设计描述功能。此外，VHDL 语言能够同时支持同步电路 、异步电路
9、和随机电路的设计实现,这是其他硬件描述语言所不能比拟的。 VHDL 语言设计方法灵活多样 , 既支持自顶向下的设计方式 , 也支持自底向上的设计方法 ; 既支持模块化设计方法 , 也支持层次化设计方法。 (2) VHDL 语言具有强大的硬件描述能力 VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路 , 也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。 VHDL 语言既支持标准定义的数据类
10、型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。 (3) VHDL 语言具有很强的移植能力 VHDL 语言很强的移植能力主要体现在 : 对于同一个硬件电路的 VHDL 语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。 (4) VHDL 语言的设计描述与器件无关 采用 VHDL 语言描述硬件电路时 ，设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不需要考虑其他的问题。当硬件电路的设计描述完成以后，VHDL 语言允许采用多种不同的器件结构来实现。 (5) VHDL 语言程序易于共享和复用 VHDL 语言采用基于库 (library)的设计方法。在设计过程中 ，设计人员可以建立各种可再次利用的模块 ，一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计 ，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块 ，将这些模块存放在库中 ，就可以在以后的设计中进行复用。 2.1.2 VHDL 程序组成部分全部的 VHDL 程序由实体（Enti
