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1、 毕业设计（ 论文）题 目 通用处理器的测试压缩结构设计方法研究西安理工大学本科生毕业设计（论文） I通用处理器的测试压缩结构设计方法研究通用处理器的测试压缩结构设计方法研究 专业：电子信息工程 班级： 作者： 指导教师: 职称： 职称： 答辩日期：摘摘 要要在芯片的制造过程中要经历化学，冶金以及光学等多到工序，在这过程中不可避免的会因为工艺的原因，材料的不纯以及封装过程中的问题而导致芯片存在缺陷，这种缺陷的芯片无法正常工作，集成电路测试的主要任务就是找出带有缺陷的芯片。如果不对芯片进行测试，这些有缺陷的芯片流入市场后带来的开销将远远大于测试的开销。因此集成电路测试是集成电路制造和生产过程中不
2、可缺少的一个环节。在设计阶段，对集成电路进行可测试性设计（DFT） ，以提高提高集成电路的可测试性。 随着制造工艺的进步，集成电路设计的集成度和复杂度不断提高。庞大的测试数据量和较长的测试时间是导致测试成本迅速增加的重要因素，尤其是在深亚微米工艺下，新的故障类型不断涌现，测试多种故障的需要进一步引起测试数据量的急剧膨胀，因此，需要寻求合理有效的测试压缩方法，来降低测试成本。本次设计调研通用处理器的可测试性设计原理及相关技术，并深入理解测试压缩原理以及相关技术，进行测试压缩结构设计。 本文的主要贡献是为一款通用处理器设计全扫描结构，并在全扫描结构基础上设计 adaptive scan 的压缩结构
3、，使压缩率达 12.2 倍。基于测试压缩结构生成固定型故障的测试向量，覆盖率达到了 98.04%。关键词：集成电路测试、可测试性设计、测试压缩、测试生成杨晓 通用处理器的测试压缩结构设计方法研究 IIAbstractTo go through many processes of chemical, metallurgical, and optical in chip manufacturing process, will be inevitable lead to chip defects because the process reasons,such as impure materials
4、 and packaging process.Such defects lead to the chip does not work, the main task of the IC test is to find a chip with defect.If do not test the chip , the overhead caused by these defective chips into the market will be far greater than the overhead of testing. IC testing is an indispensable link
5、in the integrated circuit manufacturing and production process. At the design stage, the circuit design for testability (DFT) should be down, so that improving the integrated circuit testability. With the advances in manufacturing processes, integrated circuit design integration and increasing compl
6、exity. The large test data volume and testing time is an important factor in the increase rapidly in the cost of test, especially in deep sub-micron procedure. The new type of fault are emerging and the need to further test a variety of failures caused by the test data volume and a sharp expansion a
7、nd the need to seek a reasonable and efficient test compression method to reduce the cost of testing. The design research general-purpose processor design for testability principles and related technologies, and in-depth understanding of the test compression principle and the related technology, com
8、pression test structure design .The main contribution of this paper is designed a full scan structure for a general purpose processor,and based on the full scan structure, design adaptive scan compression structure, and the compression ratio reach to 12.2 times. Based on the test compression structu
9、re, generation stuck-at fault test patterns, and the test coverage up to 98.04%. Keywords: VLSI testing, design-for-testability, scan compression, test generation. 西安理工大学本科生毕业设计（论文） III目目 录录前 言 .1第一章 研究背景及意义 .31.1 课题研究背景 .31.2 课题研究意义 .3第二章 课题研究内容的发展前沿 .52.1 数字集成电路测试原理 .52.2 扫描设计技术简述 .72.3 现有测试压缩方法简述
10、与分析 .132.4 小结 .20第三章 一款高性能通用处理器芯片的扫描压缩结构设计 .213.1 Godson-D 处理器概述 .213.2 压缩扫描设计的总体架构 .223.3 设计的具体实现方案 .233.4 测试压缩结构结果与分析 .303.5 小结 .30第四章 测试向量生成与评估 .314.1 故障模型 .314.2 固定型故障测试向量生成 .324.3 实验结果 .374.4 小结 .38第五章 结束语 .405.1 本文主要工作及贡献 .405.2 今后工作的设想 .42参考文献 .43致 谢 .45西安理工大学本科生毕业设计（论文） 1前前 言言电子测试技术，就是应电子产品设
11、计和制造的需求而产生和发展起来的、有着四十多年历史的一个应用科学领域。电子产品从质量和经济两个方面受益于测试技术的发展和应用。质量和经济实际上是一个产品不可分割的两个属性。最优化(optimized)的质量，意味着以最小的成本满足了用户的需求。一个好的测试过程能够在次品到达用户手中之前把它们淘汰出来。生产这些次品的费用往往会被转嫁到好产品的出售价格中，如果次品太多，那么少数好产品的价格就会过于昂贵。如果一个电子产品的设计工程师不能深刻理解产品的制造和测试过程背后的物理原理，很难想象他能设计出高质量的产品来。 随着集成电路制造工艺的发展，计算机系统的核心部件CPU 的设计变得愈加复杂。时钟频率、
12、IPC(instructions per clock)、片内多线程等性能指标不断提高，使得 CPU 的测试挑战变得越来越突出，测试的成本在芯片成本中所占的比重也在升高，从而影响了芯片的量产时间（Time to Volume）和上市时间（Time to Market） 。为了降低 CPU 芯片的测试难度，降低测试成本，在设计阶段进行可测试性设计来提高芯片的可测试性，既为芯片验证测试和失效分析带来便利，又能缩短产品的上市时间。 由于 CPU 性能上的要求不断提高，引入大量的设计约束以实现可测试性设计也变得越来越困难，不同芯片所采用的方法差异也很大。当前主流的处理器芯片采用的设计方法有：1.扫面设计；2.逻辑内建自测试（LBIST） ；3.存储器内建自测试（MBIST） ；4.边界扫面设计；5.测试点插入；6.静态工作点漏电测试（IDDQ 测试） 。保证
