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1、代号10701学号1017122055分类号TN4密级公 开题（中、英文）目网络处理器中多核共享 DDR 控制器的设计与优化Design and Optimization on Multi-core Shared DDRController Based on Network Processor作 者 姓 名邹辉辉指导教师姓名、职务 马佩军副教授学 科 门 类工 学 学科、专业微电子学与固体电子学提交论文日期二一三年一月西安电子科技大学硕士学位论文网络处理器中多核共享 DDR 控制器的设计与优化作者：邹辉辉导师：马佩军 副教授学科：微电子学与固体电子学中国西安2013 年 1 月Design a
2、nd Optimization on Multi-core Shared DDR Controller Based on Network ProcessorA Dissertation Submitted to Xidian University In Candidacy for the Degree of Master in Integrated Circuit System Design ByZou HuihuiXian, P. R. ChinaJanuary 2013独创性（或创新性）声明本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标
3、注和致谢中所罗列的内容以外，论文中不包含其它人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说明并表示了谢意。申请学位论文与资料若有不实之处，本人承担一切相关责任。本人签名：日期关于论文使用授权的说明本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。本人保证毕业离校后，发表论文或使用论文（与学位论文相关）工作成果时署名单位仍然为西安电子科技大学。学校有权保留送交论文的复印件，允许查阅和借阅论文；学校可以公
4、布论文的全部或部分内容，可以允许采用影印、缩印或其它复制手段保存论文。（保密的论文在解密后遵守此规定）本学位论文属于保密，在本人签名：导师签名：年解密后适用本授权书。日期日期摘要摘 要随着网络带宽和数据流量的急剧增长，这使得对路由器带宽和处理速度要求越来越高，基于通用处理器和专用集成电路的传统路由器已经不能满足这一要求。为此，人们提出了基于 MPSoC(片上多核系统)体系的网络处理器。它是一种可编程处理器，通过集成多个处理器以及采用硬件多线程技术，具有高效的并行处理功能和灵活的编程能力；同时采用共享存储器的方式，采用片外 DRAM 存储大容量数据。所以，DRAM 的带宽和访问延迟是决定网络处理
5、器能否进行高速存储数据的关键，如何设计并实现高性能的 DRAM 控制器就显得尤为重要。本文以 XDNP 网络处理器为背景，以 DDR 作为片外 DRAM，研究并设计出XDNP 的多核共享 DDR 存储控制器。首先根据 DDR 控制器在 XDNP 中的功能，给出 DDR 控制器的设计要求，基于该要求对 DDR 控制器的整体结构进行设计，对功能模块进行划分及各个功能模块进行详细的论述，并对初始化状态和读写状态机的设计进行说明；然后针对该 DDR 控制器的结构进行分析，结果表明 DDR控制器存在性能瓶颈。为了解决这个瓶颈，必须采取相应的优化策略对 DDR 控制器的性能进行优化。接着结合 XDNP 中
6、 DDR 控制器本身的特点以及现有的 DDR控制器优化技术，采用了基于指令预取、基于 open page 以及基于 bank interleaving这三个优化策略。根据这三个优化策略，对 DDR 控制器的结构进行改进和模块的划分，并对新增模块进行论述。最后就 DDR 控制器的读写状态机的设计进行改进。本文采用 Verilog 语言完成了 DDR 控制器各个功能模块的 RTL 级设计，并完成了控制器的功能验证和性能分析。验证的结果证明了 DDR 控制器功能的正确性，同时对优化前后的 DDR 控制器连续执行多条指令时间和运行 30ms 的数据量进行了统计和对比，对比的结果表明优化后的 DDR 控
7、制器性能有了较为明显的提高。关键词：XDNP DDR 控制器 优化 功能验证AbstractAbstractWith the rapid increase of the network bandwidth and data flow, making that therouter can be able to have the performance of higher bandwidth and processing speed.However, the traditional router based on GPP and ASIC cannot satisfy the requiremen
8、ts.Therefore, the network processor based on the architecture of MPSoC (Multi-ProcessorSystem On a Chip) has been proposed. The network processor has efficient function ofparallel processing by means of adopting the hardware structure of multithread.Simultaneously, it takes the way of shared memory,
9、 selecting the DRAM as the devicestoring large capacity data. As a result of it, the DRAM bandwidth and access latency isthe key factor which determines whether the network process can store data with highspeed or not. Its especially important that how to design and implement a DRAMcontroller with h
10、igh performance.The paper design a DDR controller based on XDNP.Firstly, it gives the architectureand functional module.What is more, it also gives the state machine. Secondly, itanalysis the bottleneck of the performance according to the architecture.The result isthat the executive time of instruct
11、ions is very long.Therefore, it is necessary to adaptsome optimization policies to improve the performance of the DDR controller.Then,according to the current technology which can improve the performance of DDRcontroller and the characteristic of DDR controller, the optimization of DDR controlleris
12、made by way of utilizing three policies based on command prefetch, open page andbank interleaving. The new architecture of DDR controller is given based on the threepolicies. What is more, its functional module is discussed in detalil.Finally, its statemachine of reading and writing is amended.The p
13、aper utilizes hardware language description Verilog to complete the RTLdesign of DDR controller. Moreover, the functional verification and the performanceanalysis of the controller are completed. The result of verification proves that thefunction of DDR controller is correct. At the same time, the s
14、tatistics and confrontationof the time of executing many consecutive instructions and the data throughput ofrunning for 30ms with optimization and without optimization give the proof that theperformance of DDR controller is improved which means that the executive time ofinstructions and access latency are reducing.Keywords: XDNP DDR controller OptimizationFunctional verification目录目录第一章 绪论 . 11.1 网络处理器概述. 11.1.1 网络处理器的由来 . 11.1.2 网络处理器架构 . 11.1.3 网络处理器对存储的要求. 31.2 课题研究来源及工作内容 . 31.3 论文章节安排.
