物电学院eda实验电子版v2

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1、 电子设计自动化(EDA) 实验讲义 V2.0 目录目录 实验 1 有源带通滤波器(4 课时).1 实验 2 有源带通滤波器的PCB设计(4 课时).3 实验 3 十进制计数器(4 课时).5 实验 4 结构化设计 8 位全减器(4 课时).7 实验 5 4 位BCD计数器及其 7 段数码显示(4 课时).9 实验 6 多功能数字时钟(12 课时).12 实验实验 1 有源带通滤波器有源带通滤波器 1 实验目的 1.1 进一步熟悉 Electronics Workbench 软件中各种电路分析方法； 1.2 根据电路分析，完成有源带通滤波器电路设计，满足各项指标； 1.3 研究 Biquad

2、滤波器的特性。 2 实验内容 2.1 输入如下电路； 其中集成运放在 5-Terminal Opamp 元件 maxim 库中找。 2.2 保持电路中设置，打开示波器，观察波形，并记录。认识电路的滤波 能力。电路的输出端哪些频率信号被滤除了，那些频率信号能顺利放 大？ 2.3 研究电路的交流特性； 以下操作中保持 R3=R4= R5=R6=R，其中 R 可以自由选取，初始为 10 k。C1=C2=C，其中 C 可以自由选取，初始为 1 nF。其它元件保持电 路 中 设 置 。 将 波 特 仪 初 始 设 置 为 如 图 档 位 ， 并 打 开 仿 真 。1 将波特仪的档位进行合适设置， 能够准

3、确读取数据时， 指出中心 频率 fo、中心频率增益 G 和 3dB 带宽 BW3dB各为多少； 保持 C=1 nF，改变 R 的取值，分别为 5 k、20 k 时，指出中 心频率 fo、中心频率增益 G 和 3dB 带宽 BW3dB各为多少； 保持 R=10 k，改变 C 的取值，分别为 0.5 nF、2 nF 时，指出中 心频率 fo、中心频率增益 G 和 3dB 带宽 BW3dB各为多少； 改变电阻 R1 的取值，分别为 200 k、50 k、10 k 时，指出 中心频率 fo、中心频率增益 G 和 3dB 带宽 BW3dB各为多少；说 明电阻 R2 的作用； 根据以上仿真数据，说明中心频

4、率 fo、中心频率增益 G 和 3dB 带宽 BW3dB和电路中的元件各是什么关系。 2.4 根据分析结论， 改变相应原件参数， 使中心频率fo=10+(学号后两位)/10 kHz，给出最终参数和相应波形图（能够反映设计结果） 。 3 思考题 3.1 简述利用 EWB 进行电路仿真的步骤。 3.2 总结出 Biquad 滤波器的中心频率 fo和中心频率增益 G 跟电路元件的关 系公式。提示： fo跟 RC 乘积成反比，G 跟 R1、R2 比值有关。 2实验实验 2 有源带通滤波器的有源带通滤波器的PCB设计设计 1 实验目的 1.1 熟悉 Protel 99SE 软件中电路原理图 Schema

5、tic Sheet 的设计方法，并能 对元件属性进行正确完整的设定； 1.2 掌握网表文件的生成和到 PCB 设计输入过程的操作； 1.3 熟悉 Protel 99SE 软件中电路印刷板图 PCB 的设计方法， 掌握相关设计 步骤。 2 实验内容 2.1 在 Protel 99SE 的原理图工作区输入如下电路，注意元件的具体取值修 改为实验 1 内容 2.4 的结果； 其中集成运放使用 LM324，修改名称即可，其它设置说明如下： 注意：集成运放属性设 置，三个元件都是 U1， 但是设置不同的 Part！ 电源和地的设置，其 中正电源 VCC, 负电 源 VEE, Style 都是 Bar;

6、而地的 Net 设置为 GND，Style 是 Power Ground. 其它参数按图正确输 入。 对 于 各 元 件 的 footprint，设置为： 电阻 AXIAL0.4 电容 RAD0.1 运放 DIP14 2 针连接器 SIP2 3针连接器 SIP3 集成运放库可以选择 “Protel DOS Schematic Libraries.ddb” ，然后利 用Operational Amp中 的LM124编辑为设计 中的设定。 2.2 电路原理图检查无误后，生成网表文件，并观察网表文件，了解其文3件结构和电路的关系 理解应当先做原理图，再利用 PROTEL 来辅助制作 PCB 板图的思

7、路。 具体步骤可简述如下(需要熟练记忆)： 打开原理图设计工作区，根据使用的器件，载入相应的元件库，设置工 作区属性； 根据设计电路进行原理图绘制，可以先加入器件，放置到合适位置，再 连接器件的管脚。其中注意将器件的封装进行定义。 画好后，进行电器规则检测。有误则改正； 生成 netlist 网表文件，或直接 update PCB； 如有元件、连接等错误报告，改正； 建立 PCB 绘图区，在 keepout layer 画定范围，自动布局以放开元件； 设置设计约束规则，利用自动布局放置元件； 设置设计约束规则，自动布线； 如果需要，手动布局或布线； 100%布通后，进行 DRC 检测，有误则改

8、，直至无误。 2.3 新建 PCB 设计文档， 按照步骤设计原理图对应的 PCB， 参考结果如 （要 求面积不得超过 1.5*1.5 inch2，要求布线仅在底层进行： 3 思考题 3.1 从原理图开始，利用 PROTEL 来设计制作 PCB 板图的步骤。 3.2 网表文件的格式有什么特点，包含什么信息？ 3.3 设计中出现的主要问题有哪些？是如何解决的？ 3.4 主要有哪些设计约束规则。 3.5 尝试自己创建新元件及其新封装。 4实验实验 3 十进制计数器十进制计数器 1 实验目的：利用 Quartus II 平台的原理图输入方法进行设计，熟悉原理图输入 环境下的元件库和设计方法。 2 实验

9、原理：工程的建立过程，利用宏模块进行多层次原理图设计的方法。 3 实验内容 1： 回顾 Quartus II 工程的设计流程。 4 实验内容 2：参考教材 5.5 节“原理图输入设计方法” ，完成以下设计内容： 4.1 计数器设计 根据教材 5.5.2 给出的步骤，输入如下原理图： 4.2 建立工程 注意芯片选择为 Cyclone 下的 EP1C3T144C8。其它步骤按教材。 4.3 全程编译 4.4 系统仿真 参考教材编辑激励信号波形，进行仿真。要求当计数值到自己学号的后 2 位时，使 enb 信号为低电平(无效)并保持 5 个时钟周期以上。并记录波形结果。 4.5 生成元件符号 5 实验

10、内容 3：参考教材 5.5.2 后续内容，自己独立完成以下设计内容： 5.1 利用生成的元件符号conter8， 输入如下电路， 并保存文件为cnt4bcd.bdf。 5现在的设计是一个 4 位十进制计数器。 5.2 将工程的顶层文件换为 cnt4bcd.bdf，编译。 5.3 系统仿真 自行编辑相应的仿真激励波形进行仿真。要求当计数值到自己学号的后 3 位时，使 enb 信号为低电平(无效)并保持 5 个时钟周期以上。并记录波形结果， 并对波形中的特殊位置进行说明。 检验本设计的最高工作频率，并进行验证。 6 实验内容 4：按照参考教材 5.5.2 后续内容依次完成频率计设计。 7 实验报告

11、要求：将实验目的、原理、内容，及设计过程、编译仿真波形和分析 结果写进实验报告。 随堂操作 提示 如果操作不熟练，可以参考实验 3 的演示动画文件。 8 思考题： 8.1 利用 Quartus II 软件进行电路设计的步骤。 8.2 波形编辑中，设计什么样的激励波形才能作到对电路逻辑功能的充分验 证？举例说明。 8.3 设计中出现的主要问题有哪些？是如何解决的？ 8.4 实验内容 2 原理图中各个基本逻辑门承担什么样的功能? 8.5 实验内容 3 原理图中各个基本逻辑门承担什么样的功能? 6实验实验 4 结构化设计结构化设计 8 位全减器位全减器 1 实验目的：利用 Quartus II 设计

12、 8 位全减器，熟悉利用 Quartus II 的文本输入 方法设计简单组合电路，掌握 Verilog HDL 层次化设计的方法。 2 实验原理：一个 8 位全减器可以由 8 个 1 位全减器构成，1 位全减器间的借位 可以串行方式实现，即将低位全减器的借位输出 bout 与相邻的高位全减器的最 低借位输入信号 bin 相接。利用 Verilog HDL 的实例化语句实现模块重用，进行 层次设计。 3 实验内容 1： 建立工程， 参考 4.1.5 节完成 1 位半减器的连续赋值方式的设计。 3.1 给出 1 位半减器的真值表，写出输出表达式； 3.2 编写 1 位半减器的 Verilog HD

13、L 代码，保存（注意模块名和文件名要一 致） ，将其设置为工程的顶层文件。全程编译。 3.3 自行设计合理的波形并仿真，记录结果。 4 实验内容 2：参考 4.1.5 节完成 1 位全减器的连续赋值方式的设计。 3.1 给出 1 位半减器的真值表，写出输出表达式； 3.2 编写 1 位半减器的 Verilog HDL 代码，保存（注意模块名和文件名要一 致） ，将其设置为工程的顶层文件。全程编译。 3.3 自行设计合理的波形并仿真，记录结果。 3.4 利用上面设计的 1 位半减器， 参照例 4-9， 进行实例化设计 1 位全减器， 编写 Verilog HDL 代码，保存，将其设置为工程的顶层

14、文件。全程编译。 3.5 自行设计合理的波形并仿真，记录结果。 5 实验内容 3：再次设计更高层次的 8 位加法器，利用以上获得的 1 位全减器实 例化构成 8 位全减器。 5.1 编写 Verilog HDL 代码， 保存， 将其设置为工程的顶层文件。 全程编译。 5.2 自行设计合理的波形并仿真，记录结果。要求波形中包含：被减数为学 号的后两位对应的二进制数，减数为任意大于被减数的数。 6 实验内容 4：设计数字电路中常见到简单组合逻辑，3-8 线译码器，8-3 线编码 器，1-4 多路分配器，4-1 多路选择器等。自行设计相应代码。 7 实验报告要求：将实验目的、原理、内容写进实验报告。

15、根据以上的实验内容 写出实验报告，包括设计代码、程序分析报告、软件编译、仿真波形图及其分析 报告。要求详细叙述 8 位加法器的设计流程；给出各层次的代码及其对应的仿真 波形图。给出减法的时序分析情况，分析此减法器的工作速度。 随堂操作 788 思考题 8.1 写出 Verilog HDL 的模块结构。 8.2 Verilog HDL 有哪些描述方法，有哪些信号类型。 8.3 设计中出现的主要问题有哪些？是如何解决的？ 8.4 总结 Verilog HDL 的层次化设计方法，实例化语句在层次化设计中的作用。 8.5 层次化级联借位设计的 8 位减法器和仿照例 4-11 设计的 8 位减法器有什么 区别。 实验实验 5 4 位位BCD计数器及其计数器及其 7 段数码显示段数码显示 1 实验目的 1.1 掌握 Ve