Altera器件高级特性与应用

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1、1P. 1信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉AlteraAltera器件高级特性与应用器件高级特性与应用解放军理工大学通信工程学院徐光辉P. 2信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉主要内容主要内容时钟管理片内存储器DSP模块高速差分接口高速串行收发器2P. 3信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉Part I: Part I: 时钟管理时钟管理P. 4信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉时钟偏斜时钟偏斜(skew)(skew)分配到系统中的时钟到达各个时钟末端（器件 内部触发器的时钟输入端）的时钟相位不一致

2、 的现象。3P. 5信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉时钟抖动时钟抖动(jitter)(jitter)时钟边沿的输出位置和理想情况存在一定的误 差。P. 6信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉全局时钟网络全局时钟网络(Global Clock Network)(Global Clock Network)到达各个目的点的偏斜最小高扇出的控制信号可以减小 大扇出数对路径延时的影 响，大大提高设计的性能， 而且能够节省逻辑资源，防 止综合与布线工具对逻辑的 复制。4P. 7信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉QuartusQuart

3、us IIII中全局时钟的设置选项中全局时钟的设置选项高扇出时钟设置 到全局时钟高扇出控制信号 设置到全局时钟P. 8信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉单个时钟不选择全局时钟网络单个时钟不选择全局时钟网络高扇出控制信号设置 到全局时钟5P. 9信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉锁相环锁相环PLLPLL的应用的应用锁相环提供时钟合成，并管理片上时钟、外部系统时钟和 高速I/O接口。PFD(鉴频鉴相器)比较输入参考时钟和反馈时钟LF(环路滤波器)和充电泵(CP)根据PFD的输出信号为 VCO(压控振荡器)提供偏压VCO的偏压决定了PLL的输出频率P.

4、 10信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉StratixStratix IIII锁相环示意图锁相环示意图6P. 11信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉StratixStratix IIII锁相环的工作模式锁相环的工作模式Source synchronous(源同步)EPLLFPLLNo compensation(无补偿)External feedback(外部反馈)Zero delay buffer(零延时缓冲)Normal(缺省值：普通模式)锁相环模式P. 12信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉1. Normal1. No

5、rmal模式模式CLKx引脚与内部时钟网络同相PLLx_OUT引脚存在相位偏移7P. 13信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉2. Zero Delay Buffer2. Zero Delay Buffer模式模式外部专用时钟输出与输入时钟对齐（输出时钟 tco=0）P. 14信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉3. External Feedback3. External Feedback模式模式外部反馈输入与参考输入时钟对齐8P. 15信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉4. No Compensation4. No Com

6、pensation模式模式FPGA内部的时钟延时没有补偿提供最好的时钟抖动(jitter)性能P. 16信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉Source SynchronousSource Synchronous模式模式在IOE输入寄存器处，时钟延时与数据延时是一致的在W/O SERDES的源同步传输时非常理想9P. 17信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉PLLPLL的电源设计的电源设计P. 18信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉Part II: Part II: 片内存储器片内存储器10P. 19信息产业部 FPGA嵌入式

7、系统设计高级研修班 讲义 徐光辉片内片内RAMRAM资源资源Altera公司FPGA中有三种内嵌的RAM块，分别是 M512(512bit)、M4K(4kbits)以及M-RAM(512kbits)9,383,0404,520,4482,544,1921,369,728419,328总RAM位数94210M-RAM块930768EP2S180488329202104M512块40825514478M4K块EP2S90EP2S60EP2S30EP2S15器件P. 20信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉RAMRAM之之MegacoreMegacore11P. 21信息产业部

8、 FPGA嵌入式系统设计高级研修班 讲义 徐光辉单口单口RAM (SingleRAM (Single- -Port RAM)Port RAM)读写地址是同一端口支持非同步的读写操作所有输入均寄存P. 22信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉双口双口RAM (DualRAM (Dual- -Port RAM)Port RAM)读写针对不同端口支持同时读写操作所有输入均寄存12P. 23信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉三口三口RAM (TripleRAM (Triple- -port RAM)port RAM)三个独立地址：一个写地址，两个读地址 支

9、持同时读写操作 所有输入均寄存 时钟有三种模式P. 24信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉FIFOFIFO非常适合作速率匹配所有输入均为寄存型 所有输出均为组合型可以单时钟，也可以读写时钟独立13P. 25信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉单口单口ROMROM只读存储器所有输入输出均为寄存型可以单一时钟，也可以输入/输出独立时钟P. 26信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉双口双口ROMROM两个独立的读端口所有输入输出均为寄存型可以单一时钟，也可以输入/输出独立时钟， 还可以AB端口独立时钟14P. 27信息产业部 FPG

10、A嵌入式系统设计高级研修班 讲义 徐光辉移位寄存器移位寄存器? 例：8 Bit Bus, 4 Bits per Tap, 4 TapsP. 28信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉用片内用片内RAMRAM实现乘法实现乘法15P. 29信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉Part III: DSPPart III: DSP模块模块P. 30信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉DSPDSP模块结构模块结构16P. 31信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉DSPDSP模块几种工作模式模块几种工作模式简单乘法器模式

11、乘加模式乘累加模式P. 32信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉18*18*1818乘法器乘法器17P. 33信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉36*36*3636乘法器乘法器P. 34信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉18*18*1818乘累加乘累加18P. 35信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉两个两个18*18*1818乘加器乘加器P. 36信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉四个四个18*18*1818乘加器乘加器19P. 37信息产业部 FPGA嵌入式系统设计高级研修班

12、 讲义 徐光辉MegacoreMegacore for DSP blockfor DSP blockP. 38信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉ALTFP_DIVALTFP_DIV浮点除法浮点除法20P. 39信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉ALTSQRTALTSQRT平方根平方根P. 40信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉陈普跃Part IVPart IV：高速差分接口：高速差分接口21P. 41信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉高速差分接口高速差分接口P. 42信息产业部 FPGA嵌入式系统设

13、计高级研修班 讲义 徐光辉片上100差分对，支持LVDS和HyperTransport片上差分对片上差分对22P. 43信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉动态相位对齐动态相位对齐DPADPADPA：Dynamic Phase AlignmentDPA产生不同的相位，并对每个通道使用最优的相位。P. 44信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉DPADPA工作原理工作原理Fast PLL输出的个不同相位的高速时钟对输入的数据分别采样。判断出该数据翻转的位置，选出一个位与有效数 据中部的时钟来采样数据。23P. 45信息产业部 FPGA嵌入式系统设计高级研

14、修班 讲义 徐光辉高速高速LVDSLVDSP. 46信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉ALTLVDSALTLVDS24P. 47信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉发送相位对齐发送相位对齐一个PLL可以用来补偿得到输入时钟-数据对齐 和输出时钟-数据对齐P. 48信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉陈普跃Part VPart V：高速串行收发器：高速串行收发器25P. 49信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉为何使用串行接口？为何使用串行接口？并行接口工作的距离短、速率低长距离和高速率带来时序设计的挑战更

15、宽的接口带来问题包括： 引脚数量增多，功率增大，连接器更宽，版 图更复杂 开关噪声和EMI摆率和时序控制更复杂串行接口可以有效地解决上述问题P. 50信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉高速传输方式的比较高速传输方式的比较?噪声限制?大约200Mbps?SDR?时钟摆率限制?大约1Gbps?DDR?消除了传统的噪声和时钟摆 率限制?高达6.75Gbps26P. 51信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉高速接口的主要指标抖动高速接口的主要指标抖动抖动大体上分为两大类：随机抖动RJ (Random Jitter)和 确定性抖动DJ (Determinis

16、tic Jitter)。RJ是由在系统中热噪声(或其它随机因素)影响时钟和数据信号的相位。DJ由系统中进程或元件作用，例如在数据码型0、1有限 带宽影响造成的。 DJ可预知且有确定的幅度范围。P. 52信息产业部 FPGA嵌入式系统设计高级研修班 讲义 徐光辉高速接口的主要指标眼图高速接口的主要指标眼图? Rx/Tx performance can be estimated from an eye diagram? Eye diagram created from overlapping bits from a pseudo-random bit sequence? Noise and undershoot causes vertical closing? Jitter and PWD causes lateral closing? Eye must pass mask test at various p