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1、数字集成电路设计整理一、概念1. ASICApplication Specific Integrated Circuit 专用集成电路ASIC 在批量生产时与通用集成电路 (IC)相比具有体积更小、功耗更低、可靠性提 高、性能提高、保密性增强、成本降低等优点。ASIC 分为全定制和半定制。全定制设计需要设计者完成所有电路的设计，半定制 使用库里的标准逻辑单元 (Standard Cell)，设计时可以从标准逻辑单元库中选择 SSI(门电路)、MSI(如加法器、比较器等 )、数据通路 (如 ALU、存储器、总线等)、存 储器甚至系统级模块 (如乘法器、微控制器等 )和 IP 核，这些逻辑单元已经
2、布局完毕， 而且设计得较为可靠，设计者可以较方便地完成系统设计。全定制能够比半定制的 ASIC 芯片运行速度更快。2.IPIntellectual Property 知识产权3.数字后端指将前端设计产生的门级网表通过EDA 设计工具进行布局布线和进行物理验证并 最终产生供制造用的 GDSII 数据的过程。其主要工作职责有：芯片物理结构分析、逻 辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并 提交生产数据。作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC 设计、 版图设计方面的专业知识，还要熟悉制程厂的工作流程、制程原理等相关知识。4.Standard Ce
3、ll标准单元库5.RTL寄存器传输级描述通过一个寄存器到另一个寄存器的逻辑变换和传输来描述设计。逻辑值被存储在 寄存器中，通过一些组合逻辑对其要求值，随后将结果存储于下一个寄存器。RTL 的功能类似于软件与硬件之间的桥梁。是与工艺无关的网表的文本结构描述。6.布局（Place）布线(Route)布图规划 floorplan 比布局更重要。规划包括指令，macro 的放置，电源线的设计 power plan。 floorplan 一旦确定，芯片的面积就定下来了，也与整个设计的 timming 和布通率有很大关系。设计流程中主要反复调试的就在这一步。注意：1、不能通过指定利用率来让工具自动觉得设计
4、的尺寸，应通过指定宽/长来确 定。 2、当放置很多 macro 单元时，memory block 根据在设计中的作用尽量地放在标准单元周 围。 3、电源线设计，要求在保证足够的电流密度前提下，尽量大的电源线宽度。单元布局后，布图工具将时钟树插入。DC 产生的是初级网表，缺少时钟树信息，故时钟 树一定要插入到原有的网表中，并进行形式验证（网表之间，门级对门级的验证） 。布线分为全局布线和详细布线。全局布线用以确定布局的质量和提供估计延迟。所以在全 局布线后要从版图提取一次时序信息，这些数据虽然没有详细布线后的时序信息准确，但 可将这些估计延迟反标注进行静态分析（Prime time）.详细布线是
5、布图工具的最后一步，此时提取芯片的实际时间延迟并在此进行 Prime time 分析。7.LVS版图对原理图的检查8.DRC设计规划检查在定案下单（tap out）之前进行 7、8 步。整个 physical compiler 流程：书高级 ASIC 综 合P10.9.GDSIIGDS II stream format, common acronym GDSII, is a database file format which is the de facto industry standard for data exchange of integrated circuit or IC layo
6、ut artwork. It is a binary file format representing planar geometric shapes, text labels, and other information about the layout in hierarchical form. The data can be used to reconstruct all or part of the artwork to be used in sharing layouts, transferring artwork between different tools, or creati
7、ng photomasks.数字后端工具及比较Silicon EnsembleApolloAstroSOC EncounterAstroEncounterDatabaseMilkway,二进制，size 小ASCII 格式，size 大，支持 在 lib 中直接修改文件Cell（一个进程）打开多个 cell，不占用 terminal打开一个 cell，命令行占用 terminalTiming analyze不能直接调用 signoff 工具自动调用 signoff 工具Fill poly直接加 dummy poly不支持 poly 的 fill，只 metal 1 的 fill工具参数自己设置
8、 placementctsrouting 之后的 参数通过 prectspostctspostrouting 自 动设置IO test有命令方便的加入另寻方法设计早期 metal fill 的影响没有方便的设置 timing从一开始就能设置读入 gds支持 CEL view不能读入，无法看到版图如需手动拉线不能自动识别伸缩、换层及 打孔较智能为 hard block 做 macro padding可根据 pin 的多少调整 padding自己脚本解决Hierarchical methodology 不如 encounterPartition 可自动产生 block- level 的工作环境和数
9、据加 soft blockage通过脚本只支持图形化操作Calibre没有提供其接口，不能读入 DRC 结果可直接读入 Calibre 运行结果Memory 的自动摆放不如 encounterRelative floorplan 对摆放有效 率False violation很少出现常常有，不利于快速检查Power network 的自动 synthesis不如 encounter适用于快速 overview，不可 作为最后结果命令的重定向支持不支持CTS 的查看和 debug工具速度慢查看和调整时钟树容易些二、数字后端流程1. 数据准备。对于 CDN 的 Silicon Ensemble 而言
10、后端设计所需的数据主 要有是 Foundry 厂提供的标准单元、宏单元和 I/O Pad 的库文件，它包 括物理库、时序库及网表库，分别以.lef、.tlf 和.v 的形式给出。前端 的芯片设计经过综合后生成的门级网表，具有时序约束和时钟定义的脚 本文件和由此产生的.gcf 约束文件以及定义电源 Pad 的 DEF（Design Exchange Format）文件。(对 synopsys 的 Astro 而言， 经过综合后生 成的门级网表，时序约束文件 SDC 是一样的,Pad 的定义文件-tdf ， .tf 文件 -technology file， Foundry 厂提供的标准单元、宏单元
11、和 I/O Pad 的库文件 就与 FRAM, CELL view, LM view 形式给出(Milkway 参考库 and DB, LIB file) 2. 布局规划。主要是标准单元、I/O Pad 和宏单元的布局。I/O Pad 预先给 出了位置，而宏单元则根据时序要求进行摆放，标准单元则是给出了一 定的区域由工具自动摆放。布局规划后，芯片的大小，Core 的面积， Row 的形式、电源及地线的 Ring 和 Strip 都确定下来了。如果必要 在 自动放置标准单元和宏单元之后， 你可以先做一次 PNA(power network analysis）-IR drop and EM 3.
12、. Placement -自动放置标准单元。布局规划后，宏单元、I/O Pad 的位 置和放置标准单元的区域都已确定，这些信息 SE（Silicon Ensemble） 会通过 DEF 文件传递给 PC(Physical Compiler),PC 根据由综合给出的. DB 文件获得网表和时序约束信息进行自动放置标准单元，同时进行时序 检查和单元放置优化。如果你用的是 PC +Astro 那你可用 write_milkway, read_milkway 传递数据 4. 时钟树生成(CTS Clock tree synthesis) 。芯片中的时钟网络要驱动电 路中所有的时序单元，所以时钟源端门单
13、元带载很多，其负载延时很大 并且不平衡，需要插入缓冲器减小负载和平衡延时。时钟网络及其上的 缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟 树。-Clock skew 5. STA 静态时序分析和后仿真。时钟树插入后，每个单元的位置都确定下 来了，工具可以提出 Global Route 形式的连线寄生参数，此时对延时参 数的提取就比较准确了。SE 把.V 和.SDF 文件传递给 PrimeTime 做静态 时序分析。确认没有时序违规后，将这来两个文件传递给前端人员做后 仿真。对 Astro 而言，在 detail routing 之后， 用 starRC XT 参数 提取，生成
14、的 E.V 和.SDF 文件传递给 PrimeTime 做静态时序分析，那将 会更准确 6. ECO(Engineering Change Order)。针对静态时序分析和后仿真中出现的 问题，对电路和单元布局进行小范围的改动 7. Filler 的插入(pad fliier, cell filler)。Filler 指的是标准单元库 和 I/O Pad 库中定义的与逻辑无关的填充物，用来填充标准单元和标准 单元之间，I/O Pad 和 I/O Pad 之间的间隙，它主要是把扩散层连接起 来，满足 DRC 规则和设计需要 8. 布线(Routing)。Global route- Track a
15、ssign -Detail routing- Routing optimization 布线是指在满足工艺规则和布线层数限制、线宽、 线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接 关系将各单元和 I/O Pad 用互连线连接起来，这些是在时序驱动(Timing driven ) 的条件下进行的，保证关键时序路径上的连线长度能够最小。 -Timing report clear 9. . Dummy Metal 的增加。Foundry 厂都有对金属密度的规定，使其金属密 度不要低于一定的值，以防在芯片制造过程中的刻蚀阶段对连线的金属 层过度刻蚀从而降低电路的性能。加入 Dummy
16、 Metal 是为了增加金属的 密度。 10. DRC 和 LVS。DRC 是对芯片版图中的各层物理图形进行设计规则检查 (spacing ,width)，它也包括天线效应的检查，以确保芯片正常流片。 LVS 主要是将版图和电路网表进行比较，来保证流片出来的版图电路和 实际需要的电路一致。DRC 和 LVS 的检查-EDA 工具 Synopsy hercules/ mentor calibre/ CDN Dracula 进行的.Astro also include LVS/DRC check commands. 11. Tape out。在所有检查和验证都正确无误的情况下把最后的版图 GDS文件传递给 Foundry 厂进行掩膜制造。Design Compiler 的流程及其为 Astro 提供的准备文件步骤： 1、根据设计规划写出 verilog 程序，运行命令：nedit 2、将编写的原码存储为.v 格式 3、打开 DC，首先 setup 综合过程中的 link li
