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1、上海交通大学硕士学位论文低功耗的LDPC解码器设计姓名：赵耀申请学位级别：硕士专业：软件工程（集成电路设计）指导教师：付宇卓20080101- vi - 低功耗的 LDPC 解码器设计 摘 要 低密度奇偶校验码（LDPC）是一种能逼近 Shannon 容量限的渐近好码，在长码时其性能甚至超过了 Turbo 码。它的译码采用了基于置信传播的软输出迭代译码，算法复杂度很低，是一种次优的译码算法。为了降低译码硬件的实现复杂度，很多学者在基于置信传播的软输出迭代译码基础上提出了改进的算法，如改进的 Min-sum 算法、降低迭代次数的 RMP 算法等等，这些算法在一定程度上节省了存储器的使用、使硬件逻
2、辑实现简单。而随着 LDPC 码在各种通信协议尤其是无线通信协议中的应用， 在手持设备上的 LDPC 译码器的低功耗结构设计就变得十分必要。 分析评估一个 LDPC 译码器的功耗可以有助于译码器架构设计人员在前期了解 LDPC 译码器是否符合特定的场合的功耗要求。 作者在理解 LDPC 码基本编译码理论的基础之上， 对不同的改进的译码算法做了深入的分析，并将其应用到 IEEE802.16e 标准里一个LDPC 码的译码器结构设计中，使用了基于蒙特卡罗仿真的功耗分析方法来分析各种结构的解码器功耗。 本文主要完成的工作有以下几个方面： 1. 基于门级仿真的速度慢和系统结构级的功耗评估不够准确，提出
3、了基于蒙特卡罗仿真的 LDPC 解码器功耗分析方法，可以以较快的速度得到较为准确的功耗分析数据。 2. 基于 Neal 的软件包的数据结构基础上增加了矩阵格式转换、各种算法的浮点定点性能仿真的功能，由此分析了 LDPC 码的各种译码算法。使用该仿真环境得出各种译码算法的性能、平均迭代次数等数据。 3. 在 LDPC 码译码算法基础上，使用了门控时钟这一系统结构级功耗优化手段到译码器结构设计中去，进一步降低 LDPC- vii - 译码器的功耗。 关键词：LDPC 码，解码器，低功耗，功耗分析 - viii - LOW POWER LDPC DECODER DESIGN ABSTRACT Low
4、-Density Parity-Check (LDPC) codes are a class of capacity approaching error-correcting codes. By using low complexity algorithms based on belief propagation, LDPC codes can get near Shannon limit decoding performance. For long code lengths, LDPC codes can even outperform Turbo codes. To minimize th
5、e complexity of LDPC decoding hardware, some improved algorithms like Improved Min-Sum Algorithm and Row Message Passing Algorithm are proposed, which are either memory efficient or with less average iterations. With more and more LDPC applications in communication protocols, especially wireless com
6、munication protocols, low-power LDPC decoder design for handheld devices is becoming more necessary. To assure that the decoder design can meet the power requirement of the specified circumstances, the designers are expected to analysis an LDPC decoder power in an efficient and convenient way. This
7、thesis investigates the important LDPC decoding algorithms and some kinds of decoder architectures based on the description of detailed LDPC theory. The algorithms and architectures are employed to the decoder architecture design of an LDPC code in IEEE802.16e protocol. Besides, the power analysis m
8、ethod based on Monte Carlo simulation is applied to estimate the power of the proposed design. The main results and contents are as follows. 1. The power analysis method based on Monte Carlo simulation is proposed due to the lack of efficiency of gate-level simulation and the low precision of archit
9、ecture-level estimation. 2. Some functions like matrix format transformation and floating-point and fixed-point decoding with many sorts of - ix - algorithms are added to the software package provided by Neal. And by simulation using this enhanced software package, the performance and average iterat
10、ion number of the LDPC code in the application is obtained. 3. Some architecture level low power technology like gated clock is employed together with the decoding algorithms to further minimize the power consumption of LDPC decoders. KEY WORDS: LDPC, Decoder, Low Power, Power Analysis - xii - 图片目录图
11、片目录 图 1 校验矩阵的 Tanner 图表示 .5 图 2 一个 IPP 码的宏矩阵.9 图 3 一次迭代的两个部分.12 图 4 RMP、SMP、CMP、RCMP 算法性能比较 .20 图 5 反相器的动态切换功耗过程.25 图 6 反相器的短路电流功耗产生.26 图 7 仿真方法节点活性估计的流程图.28 图 8 用采样法建立宏模型的示意图.31 图 9 用 Power Compiler 进行门级的功耗分析.35 图 10 LDPC 解码器工作流程和功耗划分.36 图 11 11522304 的 LDPC 码浮点性能曲线.39 图 12 一个比特节点和一个校验节点之间信息的传递.44 图 13 校验节点的校验值计算.45 图 14 校验节点传递给比特节点信息的绝对值的计算.45 图 15 VNU 的结构.46 图 16 未改进的 SMP 解码器结构图.47 图 17 改进后的节省存储器的 SMP 解码器结构.47 图 18 低功耗设计的各个层次.49 图 19 带有多路复用功能的同步寄存器.50 图 20 使用门控时钟的基于锁存器的寄存器.51 图 21 6 比特量化的性能曲线.52 图 22 SMP 算法 6 比特量化的平均迭代次数.53 图 23 节省存储器的部分并行解码器结构.54 图 24 数据分布器的结构.
