《基于VHDL的电子秒表的设计》由会员分享，可在线阅读，更多相关《基于VHDL的电子秒表的设计（27页珍藏版）》请在金锄头文库上搜索。
1、 EDA 技术及应用技术及应用 课程设计报告课程设计报告题 目： 基于 VHDL 的电子秒表的设计 院 （系）： 电气工程及其自动化 专业班级： 电气 1203 学生姓名： 季佳璐 学 号： 20121131131 指导教师： 姚裕安 2014 年 12 月 05 日至 2014 年 12 月 09 日华中科技大学武昌分校制华中科技大学武昌分校制EDAEDA 技术及应用技术及应用课程设计任务书课程设计任务书一、设计（调查报告一、设计（调查报告/ /论文）题目论文）题目基于 VHDL 的电子秒表的设计二、设计（调查报告二、设计（调查报告/ /论文）主要内容论文）主要内容设计一个电子秒表，给定时钟
2、信号为512HZ，要求系统达到以下功能： (1)用6个数码管分别显示时、分、秒， 计时范围为:00: 00： 00 23: 59：59。(2)计时精度是1s。(3)具有启/ 停开关, 复位开关, 可以在任何情况下使用。三、原始资料三、原始资料电子秒表的基本工作原理就是不断输出连续脉冲给加法计数器，加法计数器通过译码器来显示它所记忆的脉冲周期个数。1、 系统总体框图根据系统设计要求, 系统的底层设计主要由六十进制计数器模块、二十四进制计数器模块、分频模块、LED 显示模块组成。系统顶层设计图如图 1 所示图图 1 系统顶层设计图系统顶层设计图图1中左边为三个输入信号en，clk，reset，分别
3、为启动/停止开关，时钟信号和复位开关。中间从上至下依次为count24，count60，count60，fenpinqi。右边是clock1和输出信号wei3.0, led6.0。2、模块功能设计本系统由六十进制计数器模块、二十四进制计数器模块、分频模块执行计时功能, 输入信号是256 Hz，通过分频后为1hz，时钟信号是1 Hz 作为秒表的秒输入, 秒为60 进制计数器, 分也为60 进制计数器, 小时采用二十四进制计数器, 各级进位作为高位的使能控制。（1）六十进制计数器模块设计一个八位的六十进制计数器模块，输入信号为 en、reset、clk，分别为使能、复位和时钟信号，输出信号为 qa
4、30、qb30、rco，分别为低 4 位输出、高 4 位输出和进位位。图图 2 六十进制计数器示意图六十进制计数器示意图（2）二十四进制计数器模块设计一个八位的二十四进制计数器模块，输入信号为 en、reset、clk，分别为使能、复位和时钟信号，输出信号为 qa30、qb30，分别为低 4 位输出、高 4 位输出。图图 3 二十四进制计数器示意图二十四进制计数器示意图（3）分频器模块设计一个分频器，要求将输入 256HZ 的时钟信号分频为 1HZ 的时钟信号作为秒表的秒输入。输入信号为 clk 和 rst，分别为时钟信号和复位信号，输出信号为 clk_out，为分频器 1HZ 的时钟信号输出
5、。图图 4 分频器示意图分频器示意图（4）LED 显示模块LED 有着显示亮度高，响应速度快的特点，最常用的是七段式 LED 显示器，又称数码管。七段 LED 显示器内部由七个条形发光二极管和一个小圆点发光二极管组成，根据各管的亮暗组合成字符。LED 数码管的 ga 七个发光二极管因加正电压而发亮，因加零电压而不能发亮，不同亮暗的组合就能形成不同的字形，这种组合称之为字形码(段码)，如显示”0”,字形码为3fh。图图 5 LEDLED 数码管结构图数码管结构图数码管的接口有静态接口和动态接口。动态接口采用各数码管循环轮流显示的方法，当循环显示频率较高时，利用人眼的暂留特性 ，看不出闪烁显示现象
6、，这种显示需要一个接口完成字形码的输出(字形选择)，另一接口完 成各数码管的轮流点亮(数位选择)。将二十四进制计数器和 2 个六十进制计数器的输出作为 LEDA 显示模块的输入，在时钟信号的控制下通过此模块完成 6 个 LED 数码管的显示，输出信号为 WEI20和LED60，分别为位选信号和段码输出。图图 6 LEDLED 显示示意图显示示意图四、要求的设计（调查四、要求的设计（调查/ /论文）成果论文）成果答辩时需调通各个模块的程序；各部分模块完成后, 用 Quartus 对程序编译、仿真；得出系统仿真波形,包括各模块仿真波形及顶层仿真波形。课程设计报告中需完成系统的设计要求，软件部分需要
7、给出具体的代码，调试的部分要求撰写心得体会。五、进程安排五、进程安排序号课程设计内容学时分配集中学生学习课程设计关键理论、明确设计任务及设计要求、指导学生分组、安排设计进度0.5 天2查阅、收集资料，拟定控制方案0.5 天3计数器程序编写及仿真调试0.5 天4分频器程序编写及仿真调试0.5 天5系统整体仿真调试0.5 天6按规范要求撰写课程设计说明书2 天7提交设计作品及设计说明书、答辩0.5 天合计5 天六、主要参考资料六、主要参考资料1 杨晖大规模可编程逻辑器件与数字系统设计北京：北京航空航天大学出版社，20102 任爱锋基于 FPGA 的嵌入式系统设计西安： 西安电子科技大学出版社，20
8、113 杨恒FPGA/CPLD 最新实用技术指南北京：清华大学出版社，20104 王锁萍电子设计自动化（EDA）教程成都：电子科技大学出版社，20095 路而红电子设计自动化应用技术北京：北京希望电子出版社，20096 潘松VHDL 实用教程. 成都：电子科技大学出版社，2010指导教师（签名）：指导教师（签名）：2020 年年 月月 日日目 录摘要 11. 课程设计的任务和基本要求 21.1 设计目的 21.2 设计要求 21.3 设计方案22. 数字钟的设计32.1 数字钟的原理32.2 自顶向下设计分割图42.3 数字钟主要模块设计42.3.1 系统总体框图52.3.2 模块功能设计53
9、. 系统仿真83.1 整体仿真83.2 六十进制模块仿真83.3 二十四进制模块仿真93.4 分频器模块仿真93.5led 显示模块仿真 93.6 引脚分配104. 硬件仿真115.结论 126.课程设计心得 137.参考文献 148.课程设计评定表 15附录（各个模块的源程序） 16摘要随着当代电子信息技术的发展，电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑期间 CPLD/FPGA 的出现，给设计人员带来了很多方便，利用它进行产品开发，可以降低研发成本缩短研发周期。数字钟的设计是数字电路的一个典型应用，其设计方法很多，本设计采用VHDL 语言在 FPGA/CPLD 上实现它的功
10、能。通过本设计，掌握多位计数器相连的设计方法、多位共阴极显示数码管的驱动和编码以及 FPGA 的层次化结构化设计方法。关键词：FPGA CPLD QuartusII 数字钟1 课程设计的任务和基本要求1.1 设计目的（1） 运用数字系统的设计方法进行数字系统设计；（2） 能进行较复杂的数字系统设计；（3） 数字钟的工作原理，数字钟的工作流程图与原理方框图，自顶向下的数字系统设计方法。1.2 设计要求设计一个电子秒表，给定始终信号为 512HZ，要求系统达到以下功能；(1) 用6个数码管分别显示时、分、秒， 计时范围为:00: 00： 00 23: 59：59。(2) 计时精度是1s。(3) 具
11、有启/ 停开关, 复位开关, 可以在任何情况下使用。1.3 设计方案数字钟的逻辑结构主要包括有分频器、六十进制计数器、二十四进制计数器、动态显示译码器、LED 数码管显示环节几个环节，图 1-1 为数字中的逻辑结构图。其中计数器包括六十进制计数器和二十四进制计数器，分频器提供一个比较精准的 1HZ 的计时脉冲，时间设置环节提供时间的初始设置，动态显示译码器提供将 BCD 代码译成数码管所需要的驱动信号，使 LED 数码管用十进制数字显示出 BCD 代码所代表的数值。图 1-1 数字钟的逻辑结构图2、数字钟的设计2.1 数字钟的工作原理数字钟的显示格式如图 2-1 所示：图 2-1 显示格式 数
12、字钟以其显示时间的直观性、走时准确性而受到了人们的欢迎并很快走进了千家万户。作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。数字钟的基本原理方框图如下：图 2-2 数字钟实现原理框图（1） 时基 T 产生电路：由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为 1Hz 的、非常稳定的计数时钟脉冲。（2） 控制逻辑电路：产生调时、调分信号及位选信号。调时、调分信号的产生：由计数器的计数过程可知，正常计数时，当秒计数器（60 进制）计数到 59 时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位则作为分计数器的计数脉冲，使分
13、计数器计数加 1。现在我们把电路稍做变动：把秒计数器的进位脉冲和一个频率为 2Hz 的脉冲信号同时接到一个 2 选 1 数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为 0），则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时（即为 1），则数据选择器将另外一个 2Hz 的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确时间时，松开按键开关，从而达到调时的目的。调节小时的时间也一样的实现。（3） 计数显示电路：由计数部分、数据选择器、译码器组成，是时钟的关键部分。计数部分：由两个 60 进制计数器和一个 24 进制计数器组成，其中 60 进制计数器可用 6 进制计数器和 10 进制计数器构成；24 进制的小时计数同样可用 6 进制计数器和 10 进制计数器得到：当计数器计数到 24 时，“2”和“4”同时进行清零，则可实现 24 进制计数。数据选择器：84 输入 14 输出的多路数据选择器，因为本实验用到了 8 个数码管（有两个用来产生隔离符号）。译码器：七段译码器。译码器必须能译出，由实验二中译码器真值表可得：字母 F 的 8421BCD 码为“1111”，译码后为“1000111”，现在如果只译出，即字母 F 的中间一横，则译码后应为“0000001”，这样，在数码管
