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1、 EDA “ 鹏城杯 ” 第四届全国研究生电子设计竞赛（上机试题）准考证号： _ EDA “鹏城杯”第四届全国研究生电子设计竞赛（上机试题）试题一 （60分）设一帧为 500us 。有数据流 A 和B。A 一帧为 144Bytes ，B 一帧为 140Bytes 。B 数据流按照（图一）中所示的方式映射到数据流 A 中：（图一）映射要求为：将 B 数据流顺序映射到 A 数据流中除去 C、D、E、F 四个标识字节之后的字节中。但是， B 数据流的第一个字节 G 在A 数据流中的位置由 C、D 两个标识字节指示， E、F 两个标识字节无用。C、D 标识字节内容定义如（图二）所示：E35 B yte
2、s35 B ytes35 B ytes35 B ytes35 B ytes35 B ytes35 B ytes35 B ytes105035701393469104FBDAC高 位高 位低 位DCH1H 2H 3H 4K1K2J0I0I 1J1I3I 4J2I2J3J4EDA “ 鹏城杯 ” 第四届全国研究生电子设计竞赛（上机试题）（图二）1、当 H1H2H3H4 有效时；I1J1I2J2I3J3I4J4 （I1 为最高位）指示出 B 数据流的第一个字节 G 在A 数据流中的映射位置 La 。其中， A 数据流一帧的编号如（图一）所示，D 标识字节后的第一个字节定义为起始位置 0，E 后为 3
3、5，F 后为 71，C 后为105。H1H2H3H4 有效是指 H1H2H3H4 为1001。为了容错，采用多数判决准则，H1H2H3H4 四比特中的任意三比特满足即可。I1J1I2J2I3J3I4J4 应当在 0139 范围之内。2、当 H1H2H3H4 无效时；（a）与上一帧相比， I1I2I3I4 任意四位翻转时， La 加一，若 La 已经为 139，La 加一后的结果为 0。（b）与上一帧相比， J1J2J3J4 任意四位翻转时， La 减一，若 La 已经为 0，La 减一后的结果为 139。（c）当条件（ a）、（ b）同时满足时，（ a)有效，（ b）无效。（d）当条件（ a）
4、、（ b）都不满足时， La 值不变。H1H2H3H4 无效是指 H1H2H3H4 为0110。为了容错，采用多数判决准则，H1H2H3H4 四比特中的任意三比特满足即可。I1J1I2J2I3J3I4J4 应当在 0139 范围之内。3、通过告警 H 指示当前所收到的 H1H2H3H4 值是否为 1、2 中所定义的H1H2H3H4 值，如果成立告警 H 输出 0，否则告警 H 输出 1。4、通过告警 L 指示当前所收到的 I1J1I2J2I3J3I4J4 是否在 0139 范围之内，如果成立告警 L 输出0，否则告警 L 输出1。5、K1K2 两个比特无用。已知八位并行数据流 A，系统时钟为
5、288K/S clock，帧同步时钟为 2K/S Frame ，求出 B 数据流中第一个字节 G 映射在 A 中的位置，并且正确输出告警 H 和告警 L。时序关系如（图三）所示：EDA “ 鹏城杯 ” 第四届全国研究生电子设计竞赛（上机试题）（图三）（图四）（1）当 Frame 为高时，第一个 Clock 下降沿表示 A 一帧的开始。（2）每个 Clock 上升沿数据 A 有效。（3）当 G 字节映射在 0104 范围内时，则在接收到 G 字节后输出当前帧的 G 字节，如（图三）所示。（4）当G 字节映射在 105139 范围内时，则在接收到 D 字节后的一个时钟 Cycle 输出当前帧的 G
6、 字节，如（图四）所示。（5）告警 L 在接收到 C 字节后产生，告警 H 需要保持到接收到下一帧的 C 字节。（6）告警 H 在接收到 D 字节后即时产生，告警 H 需要保持到接收到下一帧的 D 字节。注：以上所出现的数字 500、144、140、105、139、35、36、70、71、104、288、2都为十进制； 1001、0110为二进制。DC当 前 帧 G 字 节上 一 帧 G 字 节GCF ra m eAC lock输 出DC当 前 帧 G 字 节上 一 帧 G 字 节GCFram eAC lock输 出EDA “ 鹏城杯 ” 第四届全国研究生电子设计竞赛（上机试题）试题二 （40
7、 分）Barrel shifter设计在现代高速 RISC微处器里，为了实现在单时钟周期内各种高速的移位操作，都普遍采用Barrel shifter来实现， Barrel shifter已经成为其中一个重要组成部分，barrel shifter 设计的最终面积与速度，直接影响着 整个 RISC系统的性能。实际上的barrel shifter 的设计方法有两种，一种是把结构手工在晶体管级电路上布线 实现，这样设计可以做到速度和面积上的最优化，但比较复杂，难度也很大，另一种是在门级电路上实 现，这样的设计易于理解，但速度稍逊，以下题目，要求用HDL 语言实现两种结构以上的可综合的桶形移 位器（ b
8、arrel shifter），综合成为门级电路，并在FPGA内实行，要求如下：系统要求：桶形移位器从物理结构上分为多种，要求在指定的时间内完成两种以上的桶形移位器，并附相应的各 类型结构的示意图形以及文字描述，文字描述包括：在移位过程中，补零/补符号位如何操作，循环移位 时的政策。输入输出区域划分。功能要求： 实现的功能有：逻辑左移，逻辑右移，算术左移，算术右移，循环左移，循环右移，内部不允许有时 钟控制 信号要求：a， 要求 HDL语言描述要能体现桶形移位器的逻辑电路结构。 b， 不允许调用有关shifter 的库单元或者内核 c， 桶形移位器的数据输入（data_in）和输出（ data_
9、out ）位宽为 32位（ bit）。模块信号名如下：(统一信 号名，方便最后检查结果) module barrel_shifter( data_in , /32bits,the input data for barrel shift data_out , /32bits,the result of the shift operation shift_number , /5bits, the shift number of /shift operation 7 x, /x is the shift number shift_dir , /1bit, shift direction, 0 for
10、 left /shift operation, /1 for right shift operation rotaion_shift , /1bit, rotation shift operation algebra_shift , /1bit, algebra shift operation logic_shift /1bit, logic shift operation ); 注：在同一时间内，逻辑位移，算术位移，循环位移三种情况只有一种能发生，不会有两种，或者两种以 上的情况都同时发生。综合与布线要求： a， 将设计文件综合并布线成为FPGA可下载电路文件，要求指出优化目标（optimi
11、zation goal ），优化效 果（ optimization effort ），目标时钟频率，要求所做的设计都采用同一综合布线环境使用的 FPGA型号优化目标优化效果目标时钟 频率b， 并根据 post place & route static timing report的结果，以及占用的FPGA的资源，简单分析这各种结构在 timing上以及面积上的优劣： 文件名设计类型最大组合 路径延时最大网络 延时等效门数结构注释EDA “ 鹏城杯 ” 第四届全国研究生电子设计竞赛（上机试题）c， 并生成各种结构的post place & route simulation model EDA “ 鹏城杯 ” 第四届全国研究生电子设计竞赛（上机试题）
