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1、核准通过，归档资料。未经允许，请勿外传！毕业设计报告（论文）报告（论文）题目：PCB 电路设计与制作工艺 作者所在系部： 电子工程系 作者所在专业： 应用电子技术 9JWKffwvG#tYM*JgSPKR_R+/-;AC_BITCLK,AC_SDATAOUT,AC_SYNC,AC_SDATAIN音频接口的阻抗控制在 75 欧，电路由音频连接器，去耦电容，磁珠，上拉电阻，北华航天工业学院毕业论文25匹配电阻等组成。布线时线宽尽量加粗，推荐使用 15MIL 的走线，布线尽量远离其他线号，尽可能进行包地处理。6.8.VGA 接口电路电路由 VGA 连接器，去耦电容，磁珠，上拉电阻，匹配电阻，供电电源
2、等组成，R,G,B 的信号要尽量的粗， （一般为 15MIL）信号相互间距及其他信号的间距应尽量大，尽可能的对 R，G，B 信号进行包地处理，HSYNC/VSHYNC 是场同步信号，信号按类差分处理进行布局，远离其他信号，阻抗控制在 75 欧，如图 6-7 所示。图 6-7 VGA 接口电路6.9.JTAG 电路电路由测试连接器和上拉电阻组成，有 5 根信号线，各信号线的作用如下：TCK：当 TAP（TEST ACCESS PORT）运行时，用于测试时钟状态信息；TDI（TEST DATA INPUT）：当 TAP 运行时，用于输入测试数据；TDO（TEST OUTPUT）：当 TAP 运行时
3、，用于输出测试结果；TMS（TEST MODE SELECT）测试方式选择；TEST#（TEST RESET）：同步复位信号，如图 6-8 所示。图 6-8 JTAG 电路北华航天工业学院毕业论文266.10.USB 接口电路USB 一般有六个管脚，两个固定管脚，四个信号管脚， （1 脚电源，2 脚 USB_N，3脚 USB_P，4 脚 GND） ，USB 固定管脚一般不要直接与数字地相接，可以通过跨接电容接上数字地，布线时，USB_N 和 USB_P 要按差分处理，阻抗控 90 欧，考虑 EMC 电磁干扰，会在 4 个信号管脚加上磁珠进行隔离，如图 6-9 所示。图 6-9 USB 接口电路
4、北华航天工业学院毕业论文27第七章：DDR3 的 PCB 设计实例DDR SDRAM 全称为 Double data rate SDRAM，中文名为“双倍数据流 SDRAM” 。DDR经过几代的发展，现在市面上主流是 DDR3，而新的 DDR4 也已经呼之欲出，甚至已经有部分 DDR4 的产品了。7.1.DDR3 概述7.1.1FLY-BY 设计采用 fly-by 拓扑结构是 DDR3 的最大更新之一，主要目的是提升信号质量，来支持更高频率的设计。在 layout 设计上，fly-by 结构的布线更加简单，也会更加节约布线的层数和空间。同时 DDR3 将地址、控制和时钟线的端接电阻移到了内存条
5、上，所以主板上将不需要任何端接电阻，简化了主板的设计，节约了空间。7.2.2.DDR3 电源设计DDR3 有三类电源，分别是 VDD、VTT、和 VREF。DDR3 的 VDD 电压降低至 1.5V，比采用 1.8V 的 DDR2 省电 20%左右。同样速率下，DDR3 比 DDR2 更加省电，同样的功耗水平下，DDR3 能跑到更高的速率。在 DDR3 系统中，对于内存系统工作非常重要的参考电压 VREF 将分为两个信号，即为命令地址与地址信号服务的 VREFCA 和为数据服务的 VREFDQ，这将有效的提高系统数据总线的信噪等级。对于 PCB 设计时，VREF 的布局上更加方便把各自的滤波电
6、容处理到位，布线上也能区分开来，更加容易控制相互之间的干扰。7.2.3.突发长度（Burst Length，BL）：由于 DDR3 的预取为 8bit，所以突发传输周期（Burst Length，BL）也固定为 8，而对于 DDR2 和早期的 DDR 架构系统，BL=4 也是常用的，DDR3 为此增加了一个 4bit Burst Chop（突发突变）模式，即由一个 BL=4 的读取操作加上一个 BL=4 的写入操作来合成一个 BL=8 的数据突发传输，届时可通过 A12 地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在 DDR3 内存中予以禁止，且不予支持，取而代之的是更灵活
7、的突发传输控制（如 4bit 顺序突发） 。北华航天工业学院毕业论文287.2.4 DDR3 新增的重置（Reset）功能：重置是 DDR3 新增的一项重要功能，并为此专门准备了一个引脚。DRAM 业界很早以前就要求增加这一功能，如今终于在 DDR3 上实现了。这一引脚将使 DDR3 的初始化处理变得简单。当 Reset 命令有效时，DDR3 内存将停止所有操作，并切换至最少量活动状态，以节约电力。 在 Reset 期间，DDR3 内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样
8、一来，将使DDR3 达到最节省电力的目的。7.2.5.DDR3 新增 ZQ 校准功能：ZQ 也是一个新增的脚，在这个引脚上接有一个 240 欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎（On-Die Calibration Engine，ODCE）来自动校验数据输出驱动器导通电阻与 ODT 的终结电阻值。当系统发出这一指令后，将用相应的时钟周期（在加电与初始化之后用 512 个时钟周期，在退出自刷新操作后用 256 个时钟周期、在其他情况下用 64 个时钟周期）对导通电阻和 ODT 电阻进行重新校准。7.2.DDR3 走线注意事项7.2.1.走线分组时钟组：差分时钟信号，每一
9、对信号都是同频同相的。ckp0 和 ckn0 为一对。数据组：对主板 64 位 DDR2 内存来说数据每 8 位（也就是一个 byte）为一组可以分为八组，数据 dq0:7、数据掩码 dqm0、数据选通差分信号 dqsp0 和 dqsn0 为一组，以此类推。同个数据组的信号应该在同一个信号层上走线，换层也应该一起换，为了方便在同一个信号层走线可以将数据位互换。比如 dq2 信号在走线的时候发现如果按照原理图来走线会跟 dq4 交错，这样就不得不换层走线，我们通过互换数据位就可以使信号走同层，对内存来说每一位存进什么内容读出也是什么内容，互换不会受影响，但是互换的条件必须是在同一组内 8 个 b
10、it 之间。地址/命令组：MA0:14、BA0、BA1、BA2、RAS、CAS、WE控制组：时钟使能 CKE、片选 CS、终端电阻选通 ODT 为一组，对内存条来说 DIMM0用到了 CKE0、CKE1、CS0、CS1、ODT0、ODT1。做板载内存设计的时候，可以只用北华航天工业学院毕业论文29CKE0、CS0、ODT0，控制 4 片 16 位的内存芯片。一般来说，DDR3 中控制组和地址组一起走 FLY-by，这个大组可以换层，而每个数据组不能必须同组同层。7.2.2.等长规则由于 DDR 工作频率高，对信号等长有更严格的要求，实际的 PCB 设计中对所有信号都进行等长控制是不太现实的，也
11、没有这个必要，根据 DDR 的实际工作方式，仅需要实现如下的等长约束，如表 7-1 所示。表 7-1 DDR 等长规则 电平标准时钟频率信号名称备注SSTL_CLASSI150MCLK_FPGA1_DDR_P CLK_FPGA1_DDR_NDDRII 时钟。每对时钟差分信号等长要求：正负信号之间允许偏差 10milSSTL_CLASSI150MFPGA1_DDR_DQ31:0 FPGA1_DDR_DQS3:0 FPGA1_DDR_DM3:0数据组内等长要求公差+/-25mil。 各数据组以时钟线为准，公差+/-500mil。SSTL_CLASSI150MFPGA1_DDR_A12:0 FPGA
12、1_DDR_RAS*FPGA1_DDR_CAS* FPGA1_DDR_WE* FPGA1_DDR_BANK3:0地址命令线等长要求： 对于每片 FPGA 与 DDR地址命令组与时钟信号等长公差+/-150mil。其中差分时钟之间(CLK_P 与 CLK_N)等长不大于 5mil。地址、控制组中每个信号都以时钟(本规则中为 CLK_N)为基准，等长差范围设置为150mil。 数据组内以DQ0为基准，等长控制在 25mil 以内。各数据组之间，以时钟线为基准，等长差范围设置为 0-500mil。 7.3.电源 DDR 由于电平摆幅小，对参考电压稳定度要求很高，特别是 Vref 和 VTT。 VRE
13、F 电压作为信号接收端的参考，由于叠加在 VREF 电压的串扰或噪声能直接导致内存总北华航天工业学院毕业论文30线发生潜在的时序错误、抖动和漂移。因此要求 Vref 具有良好的性能，纹波尽量小(50mV)。目前中兴库中有专用的 DDR 终端匹配电源芯片(LP2996)，既能提供良好的参考电压，也能满足 DDR 的上电顺序要求，该芯片的 SENSE 引脚还能根据负载处的实际压降进行补偿。 布线方面 VREF 最好和 VTT 在不同平面，以免 VTT 产生的噪声干扰 VREF。而且无论是在 DDR 控制器端还是 DDR 器端，VREF 脚附近都应放置去耦电容，消除高频噪声。VREF 的走线宽度应该
14、越宽越好，最好铺铜，如果走线的话宽度应大于 20mil。 Vtt 为终端匹配电阻的电源，由于具有较大的瞬时电流，设计时应考虑电源额定电流，对于一片 DDR 负载，往往在 2A 到 3A，布线时需铺平面，如果走线则线宽大于应 250mil。Vtt 的去耦电容尽量靠近匹配电阻，一般按照两个电阻对应一个电容，如果空间够考虑增加电容。7. 4其他总结 1有效的利用 DDR 内置的 ODT，这样既节约 PCB 空间，又能够获得更好的匹配效果。2使用 FPGA 做控制器时，在允许的情况尽量使用小的 I/O 口驱动电流，一方面减小信号过冲，另一方面可延长 DDR 的使用寿命。3如果 DDR 使用较高时钟频率
15、，可以考虑只使用终端电阻匹配，因为源端串联电阻会减慢信号翻转速度。4当使用多片 DDR 并联工作时，布线应注意走线的 STUN(比如过孔的位置等)。5等长要求根据实际时钟频率有关，时钟频率较高的时候需要进行仿真。6对于多片 FPGA 并联使用的情况，共用的时钟、地址、控制等信号尽量靠近芯片后再分支。7在使用排阻进行匹配的时候，数据组信号的排阻内不能有其他信号组的信号。北华航天工业学院毕业论文31第八章：PCB 制作工艺8.1 PCB 的分类1. 以材质分 ：(1) 有机材质 酚醛树脂玻璃纤维/环氧树脂 PolyamideBT/Epoxy 等皆属之 (2) 无机材质 铝 Copper Inver
16、-copperceramic 等皆属之主要取其散热功能 2. 以成品软硬区分 (1) 硬板 Rigid PCB(2) 软板 Flexible PCB(3) 软硬板 Rigid-Flex PCB Prepreg：半固化片，又称预浸材料，是用树脂浸渍并固化到中间程度(B 阶)的薄片材料。半固化片可用作多层印制板的内层导电图形的黏结材料和层间绝缘。在层压时，半固化片的环氧树脂融化、流动、凝固，将各层电路毅合在一起，并形成可靠的绝缘层。3. core:芯板，芯板是一种硬质的、有特定厚度的、两面包铜的板材，是构成印制板的基础材料。通常我们所说的多层板是由芯板和半固化片互相层叠压合而成的。而半固化片构成所谓的浸润层，起到粘合芯板的作用，虽然也有一定的初始厚度，但是在压制过程中其厚度会发生一些变化。通常多层板最外面的两个介质层都是浸润层，在这两层的外面使用单独的铜箔层作为外层铜箔。外层铜箔和内层铜箔的原始厚度规格，一般有 0.5OZ、1OZ、 2OZ(1OZ 约为35u
