《数电大型实验需知》由会员分享，可在线阅读，更多相关《数电大型实验需知（4页珍藏版）》请在金锄头文库上搜索。
1、1数电大型实验须知1实验前的准备（1）实验教材：EDA 与数字系统设计第 2 版（李国丽主编） （重点内容P1124、P4348、P295296、P291295）实验参考书：数字电路（贾立新主编） （重点内容 3.3 节 VHDL 语言，5.2 节可编程逻辑器件，第 8 章数字系统设计基础）2实验内容安排（1）讲课可编程逻辑器件原理（约 1 学时）（2）QuartusII 操作练习操作步骤可参考实验教材 P1P24，或者参考网上下载资料“QurtusII 基本操作” ，依据操作步骤完成以下两个简单设计题：组合逻辑电路设计：8 位二进制加法器设计采用原理图输入法，利用元件库中的 74283 级联
2、构成，在 DEII 实验板上下载验证。A7.0COUTFPGA加法器B7.0S7.0A7.0从 SW7SW0输入，B7.0从 SW15SW8输入，S7.0从 LEDR7LEDR0输出，COUT 从 LEDR8输出。时序逻辑电路设计：同步十进制加法计数器设计用 VHDL 语言编程（源代码参考数字电路P187） ，在 DEII 实验板上下载验证。CPFPGA计数器Q3.0CLR CSCP 脉冲从 KEY0输入，CLR 从 SW0输入，CS 从 SW1输入，Q3.0从 LEDR3LEDR0输出。（3）讲课数字频率计设计（结合设计实例介绍 VHDL 语言，约 1 学时）（4）参考实验指导书 P43P4
3、8，完成数字频率计的设计输入、仿真、下载、验收。（5）选作题：倒计时秒表（最大计时值 30 秒，功能自行设定，如计时过程中可以暂停，倒计时到零时通过蜂鸣器发出提示音，倒计时值可以随意设定等，根据完成情况给分）以下内容为实验时间两周的学生必做内容。（6）4 位移相相加型乘法器设计（包括讲课 1 小时）3.实验报告要求（1）实验后写好设计报告，由课代表将电子文档收齐后，实验结束两周内上交。（2）教材或 ppt 课件中已有的 VHDL 代码不放入报告中（3）仿真图用屏幕拷贝后粘贴到 WORD 文档中，其它图用 VISIO 工具自行制作（4）对文中的每一张图均应有文字说明2（4）禁止抄袭拷贝，一经发现
4、，报告零分处理。（5）实验报告模板。数字电路与数字逻辑大型实验报告姓名姓名 黑体三号，加粗，居中黑体三号，加粗，居中 指导教师指导教师 专业班级专业班级 专业全称（班级，如专业全称（班级，如 09010901） 学学 院院 信息工程学院信息工程学院 提交日期提交日期 20xx 年 x 月 x 日3一、实验内容1 2 3 二、数字频率计的设计 1工作原理2数字频率计顶层原理图3底层模块的仿真结果4项目处理 （1）器件选定（2）管脚锁定（3）编程下载（4）频率测量 三、倒计时秒表设计 1设计方案计数器锁存器图 1 数字频率计原理框图42顶层原理图或 VHDL 代码3测试结果三、实验体会 实验中遇到什么问题？如何解决？实验收获和建议。
