eda vhdl备考

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1、第一章第一章 EDA 技术概述技术概述 1.EDA（Electronic Design Automation) 电子设计自动化 2.EDA 主要进行三方面的辅助设计工作：集成电路（IC）设计、电子电路设计及印制电路 板（PCB）设计 3.EDA 技术经历了计算机辅助设计(Computer Aided Design，简称 CAD)、计算机辅助工程 设计(Computer Aided Engineering Design，简称 CAE)和电子设计自动化(Electronic Design Automation，简称 EDA)三个发展阶段。 4.5.ASIC: Application Specifi

2、c Integrated Circuit SoC : System on a chip IP: Intellectual Property FPGA: Field Programmable Gate Array DSP: Digital Signal Processing SoPC: System on a Programmable Chip 6.EDA 技术基本特征主要有： 硬件描述语言设计输入 “自顶向下”(Top-down)设计方法 逻辑综合与优化 开放性和标准化. 丰富的库（Library） 7.EDA 技术的优势.采用硬件描述语言，便于复杂系统的设计；.强大的系统建模和电路仿真功能；

3、.具有自主的知识产权;.开发技术的标准化和规范化; .全方位地利用计算机的自动设计、仿真和测试技术;.对设计者的硬件知识和硬件经验要求低。 8.9.ASIC 与通用集成电路相比，ASIC 在构成电子系统时具有以下几个方面的优越性：行为设计结构设计逻辑设计电路设计版图设计Top-downBottom-up系统分解单元设计功能块划分子系统设计系统总成数字系统模块化设计器件模型库系统仿真数字电路设计模拟电路设计FPGA 设 计ASIC 版图设 计PCB 设 计混合电路设计EDA 工具缩小体积、减轻重量、降低功耗; 提高可靠性; 易于获得高性能; 可增强保密性; 在大批量应用时，可显著降低系统成本。

4、10.注：最高(最大)，高(大)，中等，低(小)，最低(最小) 11.VHDL：Very High Speed Integrated Circuit Hardware Description Language 12.VHDL 语言的特点. 强大的功能和灵活性 . 独立于器件的设计 . 与工艺无关的可移植性 . 具有性能评估能力 . 易于 ASIC 移植 . 标准、规范，易于共享和复用 13.ESDA: Electronic System Design Automation电子系统设计自动化 14.EDA 专业软件公司，比较著名的有 Cadence、Synopsys、Mentor- Graphi

5、cs、Viewlogic、Magma 和 Avant！公司等，这些公司都有各自独立的设计流程与相 应的 EDA 设计工具；Cadence 在前端仿真和后端版图设计上占优，Synopsys 在逻辑验证 上占优， Mentor-Graphics 在自动测试和提取验证上占优。 这些软件公司提供的软件都比 较庞大，一般都在服务器中运行。半导体器件厂商为了销售他们的产品而开发的 EDA 工 具，比较著名的公司有 Altera、Xilinx 和 Lattice 公司等。Altera 有 MAX+plus II 与 Quartus II、 Lattice 有 ispEXPERT、Xilinx 有 Found

6、ation Series。第第 2 章章 可编程逻辑器件基础可编程逻辑器件基础可编程逻辑器件低密度可编程逻辑器件（LDPLD）高密度可编程逻辑器件（HDPLD）PROMEPLDCPLDFPGAPLAPALGAL1.依据可编程的部位可将 PLD 器件分为可编程只读存储器 PROM、可编程逻辑阵列 PLA、 可编程阵列逻辑 PAL、通用阵列逻辑 GAL 等四种最基本的类型，如下表所示：2.PLD 器件的基本结构框图3.CPLD 和 FPGA 的异同 FPGA 和 CPLD 都是可编程 ASIC 器件，它们使用 EDA 软件的设计方法和设计流程相 似。 差别: CPLD 是以乘积项结构方式构成逻辑行

7、为的器件，FPGA 是以查找表法结构方式 构成逻辑行为器件。 CPLD 更适合完成各种算法和组合逻辑，FPGA 更适合于完成时序逻辑。换句话 说，FPGA 更适合于触发器丰富的结构，而 CPLD 更适合于触发器有限而乘积项丰富的结 构。 CPLD 的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而 FPGA 的 分段式布线结构决定了其延迟的不可预测性。 在编程上 FPGA 比 CPLD 具有更大的灵活性。CPLD 通过修改具有固定内连电路 的逻辑功能来编程，FPGA 主要通过改变内部连线的布线来编程；FPGA 可在逻辑门下编 程，而 CPLD 是在逻辑块下编程。 FPGA 的集成度比 C

8、PLD 高，布线结构和逻辑实现更复杂。 CPLD 比 FPGA 使用起来更方便。CPLD 的编程采用 E2PROM 或 FASTFLASH 技 术，无需外部存储器芯片，使用简单。而 FPGA 的编程信息需存放在外部存储器上，使用 方法复杂。 CPLD 的速度比 FPGA 快，并且具有较大的时间可预测性。这是由于 FPGA 是门 级编程，并且 CLB 之间采用分布式互联，而 CPLD 是逻辑块级编程，并且其逻辑块之间的 互联是集总式的。 在编程方式上，CPLD 主要是基于 E2PROM 或 FLASH 存储器编程，编程次数可 达 1 万次，优点是系统断电时编程信息也不丢失。CPLD 又可分为在编

9、程器上编程和在系 统编程两类。FPGA 大部分是基于 SRAM 编程，编程信息在系统断电时丢失，每次上电时， 需从器件外部将编程数据重新写入 SRAM 中。其优点是可以编程任意次，可在工作中快速 编程，从而实现板级和系统级的动态配置。 CPLD 保密性好，FPGA 保密性差。 一般情况下，CPLD 的功耗要比 FPGA 大，且集成度越高越明显。 4.HDL 综合器常用的三种综合器。Synopsys 公司的 FPGA Compiler、DC-FPGA 综合器。Synplicity 公司的 Synplify Pro 综合器。Mentor 子公司 Exemplar Logic 的 LeonardoS

10、pectrum 综合器。输入 缓冲 电路与 阵 列或 阵 列输出 缓冲 电路输 入输 出5.仿真包括时序仿真和功能仿真。不考虑信号时延等因素的仿真称为功能仿真，又叫前仿 真。时序仿真有称为后仿真，它是选择了具体器件并完成了布局布线后进行的包含定时关 系的仿真，是接近真实器件运行特性的仿真，因而仿真精度高。 6.CPLD 适合于以下情况： a)逻辑密集型 b)中小规模（100050000 门） c)免费软件支持 d)变成数据不丢失，电路简单 e)ISP 特性，编程加密 f)布线延时固定，时序特性稳定 7.FPGA 适合以下情况： a)数据密集型 b)大规模设计（50000 至数百万门） c)So

11、C、SoPC 设计 d)ASIC 设计仿真 e)布线灵活，但时序特性不稳 f)需要专门的 ROM 进行数据配置 8.可编程逻辑器件的基本资源： a)功能单元： i.SRAM 查找表 ii.基于多路开关的功能单元 iii.固定功能单元 b)输入-输出焊盘 c)布线资源 i.长线直线连线 ii.通用内部连线 iii.开关矩阵 d)片内 RAM I.块式片内 RAM II.分布式片内 RAM第第 6 章章 VHDL 程序基本结构程序基本结构 1.一个完整的 VHDL 程序包括1. 实体（Entity） 2. 结构体（Architecture） 3. 配置（Configuration） 4. 包（Pa

12、ckage） 5. 库（Library） 2.其中，实体和结构体是 VHDL 设计文件的两个基本组成部分：实体部分描述设计系统 的外部接口信号（即输入/输出信号） ；结构体用于描述系统的内部电路。配置用于从库中 选取所需元件安装到设计单元的实体中；包存放各设计模块能共享的数据类型、常数、子 程序等；库用于存放已编译的实体、结构体、包集合和配置。 3. VHDL 三种不同风格的描述方式:.行为描述法是对设计实体按算法的路径来描述 顺序语句 .数据流描述法或寄存器 RTL 描述法是以规定设计中的各种寄存器形式为特征，然后在寄存器之间插入组合逻辑。 并发信号赋值语句.结构化描述法是先描述功能的逻辑电

13、路图，再调用库中的标准元器件加以描述 4.IEEE 库是 VHDL 设计中最为常见的库，STD_LOGIC_1164 是最重要的最常用的程序 包 5.IEEE 库IEEE 库中的 4 个程序包 STD_LOGIC_1164，STD_LOGIC_ARITH、STD_LOGIC_SIGNED 和 STD_LOGIC_UNSIGNED 已经足够使用。另外，在 IEEE 库中符合 IEEE 标准的程序包并 非符合 VHDL 语言标准，如 STD_LOGIC_1164 程序包。因此在使用 VHDL 设计实体的前 面必须以显式表达出来。 6.STD 库VHDL 语言标准定义了两个标准程序包，即 STAND

14、ARD 和 TEXTIO 程序 包，它们都被收入在 STD 库中。由于 STD 库符合 VHDL 语言标准，在应用中不必如 IEEE 库那样以显式表达出来。 7.WORK 库WORK 库是用户的 VHDL 设计的现行工作库，用于存放用户设计和定 义的一些设计单元和程序包。因此自动满足 VHDL 语言标准，在实际调用中，不必以显式 预先说明。 8.VITAL 库使用 VITAL 库，可以提高 VHDL 门级时序模拟的精度，因而只在 VHDL 仿真器中使用。库中包含时序程序包 VITAL_TIMING 和 VITAL_ PRIMITIVES。VITAL 程序包已经成为 IEEE 标准，在当前的 V

15、HDL 仿真器的库中， VITAL 库中的程序包都已经并到 IEEE 库中。 9.操作符重载 所谓操作符重载，是指对已存在的操作符重新定义，使其能进行不同类型操作数之间的运 算。定义重载操作符的函数称为和重载函数。 VHDL 中预定义的操作符如“+” 、 “AND” 、 “MOD” 、 “”等运算符均可以被重载，以赋 予新的数据类型操作功能，也就是说，通过重新定义运算符的方式，允许被重载的运算符 能够对新的数据类型进行操作，或者允许不同的数据类型之间用此运算符进行运算。 重载操作时，要调用 STD_LOGIC_ARITH、 STD_LOGIC_UNSIGNDED、 STD_LOGIC_SIGN

16、ED 程序包。 10. 比较常量、变量和信号之间的异同 ：从硬件电路系统来看，常量相当于电路中的恒定电平，如 GND 或 VCC 接口，而变量 和信号则相当于组合电路系统中门与门间的连接及其连线上的信号值。 ：从行为仿真和 VHDL 语句功能上看，信号和变量的区别主要表现在接受和保持信息的 方式、信息保持与传递的区域大小上。如： 信号可以设置传输延迟量，而变量则不能； 变量在进程、函数和过程中声明，只能作为局部的信息载体，而信号在结构体中声明，可 作为模块间的信息载体； 变量的设置有时只是一种过渡，最后的信息传输和界面间的通信都靠信号来完成。 ：变量用“:=”号赋值，其值立即被使用（无时间延迟） ，而信号用“=”赋值，其赋值 过程附加有时间延迟，只在信号声明语句中用“:=”号赋初值 。 ：从综合后所对应的硬件电路结构来看，信号一般将对应更多的硬件结构，但在许多情 况下，信