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1、数字电子技术仿真报告数字电子技术仿真报告题 目： 时分计时数字钟 院 系： 控制与计算机工程学院 班 级： 学 号： 学生姓名： * 成 绩： 一、目的与要求一、目的与要求1熟练运用 Multisim 进行数字电路的仿真实验；2制作一个能显示时、分、秒的数字时钟；3熟悉各元件的性能和设置元件的参数；二、设计思路二、设计思路1电路结构图：数字时钟主要由两个最基本的部分组成，一是时钟信号发生器。而是时、分、秒的计数器。一下是数字钟的结构框图。2电路原理：时钟信号发生器时钟信号发生器是由集成电路定时器 555 与 RC 组成的多谐振荡器构成，通过设置合适的 R1、R2和 C 值可以将输出频率调整为
2、1Hz。在精度要求相对不高的情况下，多谐振荡器的振荡频率可由下式估算：f0=1/(0.69*(R1+2R2)*C)那么，当 R1=R2=10k，C=47F。秒计时电路秒计时器是一个 60 进制的计数器，配上标准时钟信号就可以实现指示了。中规模集成芯片 74LS160 为十进制的加法计数器，其功能表如下：CLKRDLDEPET逻辑功能X0XXX预置数（同步）1011保持数码显示数码显示数码显示秒计时器分计时器时计时器1Hz 脉冲发生器X1101保持X11X0保持1111计数由上表可知当 RD=0 时计数器为全零状态。因清零不需与时钟脉冲 CP 同步作用，因此称为异步清零。当清零端 RD=1 时，
3、使能端 EP=ET=1 时，预置控制端 LD=0，电路可实现同步预置数功能。当 RD=LD=1 时只要 EP 与 ET 中的一个为 0，即封锁了四个触发器的J、K 端使其全为 0 此时无 CP 脉冲，各触发器状态保持不变。当 LD=RD=EP=ET=1 时电路可实现十进制加法计数功能。因此，采用两片 74LS160 芯片级联，首先构成 100 进制的计数器，再通过适当的与非门改造成 60 进制的计数器即可。分计时电路分计时电路与秒计时电路完全相同，知识分计时电路的脉冲信号由秒计时电路的进位脉冲给出。时计时电路时计时电路由 24 进制的计数器构成，做法与秒计时电路相同，进位脉冲由分计时电路给出。
4、数码显示各 74LS160 芯片输出端分别连接 BCD8421 数码显示管即可显示当前计数状态。电路原理图（见附录）三、总结或结论三、总结或结论1.总结设计心得体会：在此次设计过程中我有以下两点总结：第一，我对设计电路的步骤有了更深的了解设计电路分为以下几步首先清楚电路需要实现的功能，然后是通过什么电路来实现这些功能，最后是选取那些芯片来设计电路。还有就是使我深刻的体会到了，在用芯片的前提下应先知道芯片各引脚的功能；第二，在设计电路时刚开始不知从何处下手，后来做出了一个 60 进制的计数器，却总是要在不是适当的时候产生一个尖脉冲，导致错误进位。仔细一想是产生了冒险，于是在置数时提前加与门消除了冒险，进位脉冲能够正常输出。2.结论此电路能够产生精度要求不高的 1Hz 的始终信号脉冲，时、分、秒能够正常显示，具有时钟计时功能。四、参考文献四、参考文献1李月娇.数字电子技术基础.中国电力出版社，2008附录（设计电路图、数据表格等）附录（设计电路图、数据表格等）时钟脉冲信号发生器
