模型计算机控制器的设计

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1、计算机组成原理计算机组成原理课课 程程 设设 计计 报报 告告设设计计题题目目： 模型计算机控制器的 设计 学学 生：生： 学学 号：号： 专业班级：专业班级： 13 计师计师 X 班班 指导教师：指导教师： 麦麦 山山 提交日期：提交日期： 2015 年年 6 月月 XX 日日计算机科学系二一五年1模模型型计计算算机机控控制制器器的的设设计计本课程设计以设计一个模型计算机的控制器（CU）为目标，通过课程设计，进一步加深对中 央处理器的结构和功能的理解，掌握控制器的设计方法和步骤，为今后从事计算机系统设计打下初 步的基础。1 设计要求设计要求1.1 功能指标和要求功能指标和要求1）支持一个规模

2、较小、但功能相对完整的 RISC 指令系统，指令条数不超过 32 条； 2）采用 I/O 端口独立编址方式； 3）系统总线由 CPU 总线延伸形成，总线周期固定； 4）不支持中断及 DMA 功能； 5）采用组合逻辑控制方式； 6）忽略复位电路、时钟电路和时序电路的设计，但需说明对时序信号的要求。1.2 性能指标要求性能指标要求1）CPU 字长 8 位，数据总线 8 位； 2）地址总线 8 位，最大寻址空间为 256 字节； 3）I/O 采用独立编址方式，4 位地址码，最大支持 16 个 I/O 端口； 4）时钟频率 1MHz 左右，机器周期为 3-4 个时钟周期； 5）CPU 输出与外部读写控

3、制的控制信号有/MR、/MW、/IOR、/IOW。1.3 课程设计要求课程设计要求根据课程设计指导，完成模型机控制的设计，并提交课程设计报告。1.4 时间安排时间安排1）理解模型机的逻辑结构、数据通路以及指令系统和格式：1 天 2）数据通路设计及分析：1 天 3）指令执行流程设计：1 天 4）微操作的节拍安排与设计：1 天 5）微操作命令逻辑表达式：1 天22 CPU 逻辑结构设计逻辑结构设计2.1 CPU 逻辑结构的组成逻辑结构的组成1运算器运算器1）ALU 具有 8 种算术/逻辑运算功能，其运算功能由三位编码 I2I1I0 选择；ALU 除了 2 个数 据输入端 R、S 和数据输出端 Y

4、外，另有一个最低位进位输入信号 C0，以及 4 个状态输入：进位 输出 C、结果零 Z、运算溢出 V 和符号位 S。 2）ALU 输出移位器具有直通、左移一位和右移一位的功能，由两位编码 I4I3 选择； 3）ALU 数据输入端有 A 和 B 两个数据锁存器，指令不可访问； 4）标志寄存器 FLAG，4 位，与数据总线的低 4 位连接，能独立置位或清零； 5）4 个通用数据寄存器 R0R3； 6）堆栈指针 SP（8 位） ； 7）数据缓冲寄存器 DR，指令不可访问； 8）地址寄存器 AR（8 位） ，指令不可访问。2控制器控制器1）程序计数器 PC（8 位） ，具有加 1 的功能； 2）指令寄

5、存器 IR（8 位） ； 3）微操作控制信号发生器，采用组合逻辑控制方式； 4）时钟和时序信号发生器（不需设计） 。2.2 CPU 的逻辑结构及数据通路结构的逻辑结构及数据通路结构图 2-1 CPU 逻辑结构及数据通路结构图在模型计算机的 CPU 中设置了一个特殊的零寄存器 ZERO，该寄存器的值恒为0。各寄存器的编码（地址）见表 2-1。3表 2-1 寄存器编码表寄存器编码R0 R1 R2 R3 A B ZERO DR AR SP FLAG PC IR0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 110043 指令系统

6、设计指令系统设计3.1 指令字长和寻址方式设计指令字长和寻址方式设计1）指令字长以单字长为主，少数指令为双字长； 2）指令操作码字段长度可变； 3）数据寻址支持立即寻址、寄存器直接寻址和寄存器间接寻址三种方式； 4）只有取数（LDA）和存数（STO）两条指令可以访问主存。3.2 指令系统设计指令系统设计在以下指令定义中，dR、sR 表示通用数据寄存器组 R0R3（编号 0011）中的一个，data 表示 8 位立即数，addr 表示 8 位无符号地址，port 表示 4 位 I/O 端口地址。 1）数据传送类指令（8 条） MOVdR, data；dR data MOVdR, sR；dR (s

7、R) LADdR, sR；dR (sR) STOdR, sR；(dR) (sR) PUSHsR；SP (sR)，SP SP+1 POPdR；SP (SP)1，dR (SP) CLC；Cy 0 STC；Cy 1 2）算术运算类指令（6 条） ADDdR, sR；dR (dR) + (sR) SUBdR, sR；dR (dR) (sR) ADCdR, sR；dR (dR) + (sR) + Cy SBCdR, sR；dR (dR) (sR) Cy INCdR；dR (dR) + 1 DECdR；dR (dR) 1 3）逻辑运算类指令（8 条） ANDdR, sR；dR (dR) (sR) ORdR

8、, sR；dR (dR) (sR) XORdR, sR；dR (dR)(sR) NOTdR；dR (dR) SLdR；dR dR 1 , Cy D0（逻辑右移 1 位） SLCdR；带进位标志 Cy 的循环逻辑左移（1 位） SRCdR；带进位标志 Cy 的循环逻辑右移（1 位） 4）控制类指令（7 条） JMPaddr；PC addr JCoffset；若 Cy=1 则 PC (PC) + offset JNCoffset；若 Cy=0 则 PC (PC) + offset JZoffset；若 Z=1 则 PC (PC) + offset JNZoffset；若 Z=0 则 PC (PC)

9、 + offset CALLaddr；(SP) (PC)，SP (SP)+1，PC addr5RET；SP (SP)1，PC (SP) 5）输入/输出类指令（2 条） INport；R0 (port) OUTport；port (R0)3.3 指令格式设计指令格式设计指令长度为单字节和双字节 2 种，操作码字段的长度可变，指令格式有以下六种。1格式一格式一7 4 3 2 1 0 操作码dRsR2格式二格式二7 4 3 2 1 0操作码IO port / addr3格式三格式三7 4 3 2 1 0操作码dR/sR4格式四格式四7 4 3 2 1 0操作码dR/sRaddr5格式五格式五7 4

10、3 2 1 0操作码6格式六格式六7 4 3 2 1 0操作码adr63.4 指令汇总表指令汇总表表 3-1 指令汇总表序序 号号指令格式指令格式汇编语言汇编语言字长字长操作数操作数C C Z Z V V S S功能说明功能说明10000 dR sRMOVdR, sR12dR (sR)20001 dR sRLADdR, sR12dR (sR)30010 dR sRSTOdR, sR12(dR) (sR)40011 dR sRADDdR, sR12* * * *dR (dR)+(sR)50100 dR sRSUB dR, sR12* * * *dR (dR)-(sR)60101 dR sRAND

11、dR, sR12*dR (dR)(sR)70110 dR sRORdR, sR12*dR (dR)(sR)80111 dR sRXORdR, sR12*dR (dR)(sR) 91000 dR sRADCDS, sR12* * * *dR (dR)+(sR)+Cy101001 dR sRSBCDS, sR12* * * *dR (dR)-(sR)-Cy111010 portINport11R0 (port)121011 portOUTport11port (R0)131100 00 dRPUSHsR11SP (sR)，SP (SP)+1141100 01 dRPOPdR11SP (SP)-1，

12、dR (SP)151100 10 dRINCdR11* * * *dR (dR)+1161100 11 dRDECdR11* * * *dR (dR)-1171101 00 dRSHLdR11*dR dR*2，Cy D7181101 01 sRSHRdR11*dR dR/2，Cy D0191101 10 dRSLCdR11*带进位 Cy 的逻辑循环左移201101 11 dRSRCdR11*带进位 Cy 的逻辑循环右移211110 00 dRNOTdR11*dR (dR)221110 01 dR dataMOVdR, data22*dR data231110 1000CLC100Cy 0241

13、110 1001STC101Cy 1251110 1010 addrCALLaddr21(SP) (PC)，SP(SP)+1 PC addr261110 1011RET10SP(SP)-1，PC(SP)271110 1100 offsetJCoffset21C=1 时转移到(PC)+offset281110 1100 offsetJNCoffset21C=0 时转移到(PC)+offset291110 1110 offsetJZoffset21Z=1 时转移到(PC)+offset301110 1111 offsetJNZoffset21Z=0 时转移到(PC)+offset311111 00

14、00 addrJMPaddr21PC addr说明：说明：表中 CZVS 一栏，*表示该标志位在指令执行后被重置，表示该标志位不受指令执行的影 响。784 控制信号和时序信号控制信号和时序信号4.1 控制信号控制信号在计算机的控制信号中，大部分用于控制寄存器数据输入和数据输出操作。寄存器一般由带有 三态输出的 D 触发器或 D 锁存器构成，因此需要有数据输入和数据输出两个控制信号。为了可靠 地实现两个寄存器之间的数据传送操作，输出寄存器的数据输出控制信号必须首先有效，经过一段 时间的延迟后，输入寄存器的数据输入控制信号才能有效，在时间上有一个时间差。寄存器之间的 数据传送一般可在一个时钟周期内完成，因此，寄存器数据输出的控制信号持续 1 个时钟周期有效， 而寄存器数据输入的控制信号持续半个时钟周期，且在时钟信号的后半个周期有效。1运算器相关的控制信号运算器相关的控制信号1）ALU 运算功能控制信号 AUL 运算功能由控制信号 I2I1I0的编码选择，具体见表 4-1。表 4-1 ALU 运算功能选择I2I1I0运算功能说明000 001 010 011 100 101 110 111RS SR RSRS RS SR RSSR 加法 减法 减法 逻辑或 逻辑与 SR 逻辑异或 逻辑同或2）移位器操作控制信号 移位器的操作功能由控制信号 I4I3的