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1、数字中频与 FPGA 2007-09-27 09:04:23 作者：王水 吴继华 来源： EDN China 浏览次数：489 关键字： 基带 采样 频谱 信号 数字中频所谓中频，顾名思义，是指一种中间频率的信号形式。中频是相对于基带信号和射频信号来讲的，中频可以有一级或多级，它是基带和射频之间过渡的桥梁。如图 1 所示，中频部分用数字方式来实现就称之为数字中频。数字中频技术通常包括上下变频（DUC/DDC ）、波峰因子衰减（CFR ）和数字预失真（DPD ）。DUC/DDCDUC 实现了从“ 复”基带（Baseband）信号到“实”带通（Passband）信号的转换。输入的复基带信号采样率相
2、对较低，通常是数字调制的符号率。基带信号经过滤波，然后被转换成一个更高的采样率，从而调制到 NCO 的中频载波频率。DUC 通常需要完成频谱整型（Pulse shaping），然后调制到中频载波，以便于经由DAC 驱动后面的模拟转换器。在图 2 中，通道滤波器（Channel Filter）完成基带信号的频谱整型，通常由 FIR 实现。插值（Interpolation）部分完成信号采样率变换和滤波功能，可以采用 CIC 或者 FIR 实现。对于一个窄带信号，如果需要高倍采样率变换，那么 CIC 将是非常合适的，无论是在实现性能或是资源节省方面，CIC 都将优于 FIR。NCO 是一个数控振荡器
3、，也叫 DDS，可以用来产生一对相互正交的正弦和余弦载波信号，与插值（增加采样率）以后的基带信号混频，完成频谱上搬。与 DUC 相反，DDC 基本上完成了以下几个工作：1. 频谱下搬：将 ADC 送来的数字信号有用频谱，从中频搬移到基带2. 采样率降低：将频谱搬移后的数据从 ADC 的高速采样率降低到一个合适的采样速率水平，通过抽取（Decimation）实现。3. 通道滤波：在将 I/Q 信号送入基带处理以前，需要再对其进行滤波实际上，数字上下变频技术应用非常广泛，其在无线通信、有线电视网络（Cable Modem）、数字电视广播（DVB ）、医学成像设备（超声），以及军事领域当中，都是不可
4、或缺的功能。CFR目前许多无线通信系统，如 WCDMA、WiMAX，其中频信号通常由多个独立的基带信号相加而成。合成的中频信号有较大的峰均比（Peak-to-Average Ratio），并符合高斯分布。而通常功放（PA）的线性区是有限的，较大 PAR 的中频信号对应的 PA 的工作范围将被缩小，从而引起 PA 效率的降低。因此在 PA 之前减小中频信号的 PAR 是非常重要的。波峰因子衰减（CFR）正是用来完成这一功能的，它将有利于保证 PA 输出的线性度，降低带外辐射，提高 PA 效率。目前，中频采用的 CFR 算法有：波峰箝位 (Clip)，波峰修整（Peak Windowing）和波峰
5、消减（Peak Cancellation）。其中波峰修整方式的性能和可实现性都较为适中。波峰消减相对于波峰修整有较好的带外特性,但需消耗更多的 FPGA 资源。DPD在无线通信系统中，往往需要 PA 的输出具有很高的线性度以满足空中接口标准的苛刻要求，而线性功放又非常昂贵。为了尽可能提升 PA 的输出效率和降低成本，必须校正 PA 的非线性特性，而对 PA 的输入信号进行预失真处理是一个不错的选择。DPD 实现方式分为查找表（LUT ）和多项式（Polynomial ）两类。两种算法的优缺点如表 1 所示。FPGA 实现优势FPGA 实现数字中频随着 WiMAX/LTE 等宽带无线通信技术的逐
6、渐成熟，对无线设备数字中频带宽的要求也越来越高。同时如 MIMO 等多天线技术日渐广泛应用，数字中频的通道数也在迅速增加。对于如此大的运算带宽需求，许多 DSP 处理器难以满足实际应用，而专用芯片（ASSP ）又缺乏相应的灵活性。采用 FPGA 实现数字中频，能够很好的协调处理能力和灵活性之间的矛盾。同时 Altera 公司针对 3G/4G 等应用开发了大量的数字中频参考设计和 IP，简化了设计者的开发难度，缩短了设计周期。FPGA 器件属于硬件，它的特点是比较适合速度较高、逻辑关系不复杂的数据通路实现。通过我们对前面 DDC 和 DUC 功能的分析，我们发现实现 DDC/DUC 的模块和运算
7、主要有 CIC/FIR 滤波、NCO、插值/ 抽取、混频。这些基本上属于算法简单、但计算速度较高的处理，非常适合于 FPGA 的实现。从另一个角度讲，FPGA 相比 DSP 处理器的优势是并行构架。一个 DDC/DUC 模块完成以后，只要做简单的复制，就可以扩展到多路 DDC/DUC。同时，一个ADC/DAC 器件可以连接多个通道的 DDC/DUC，从而可以轻松支持多载波（Multi-carrier）系统。而有时候 FPGA 内部的资源有限，多路 DDC/DUC 甚至可以做时分复用，公用一块DDC/DUC 的电路，当然电路工作时钟也需要提高相应的倍数，只要在该 FPGA 性能允许范围以内就可以
8、了。Altera 拥有支持包括 WCDM A，TD-SCDMA，和WiMAX 的参考设计。CFR 电路的计算量较大，例如 TD-SCDMA，采样率从 61.44MHz92.16MHz，基于 FPGA 的并行处理可以轻松完成。多项式 DPD 分为前向和反向模块，前向模块为预失真器，由多个 FIR 滤波器组成，非常适合硬件 FPGA 实现，Altera 的 IP 核可以提供完善的 FIR 支持。反向模块为特定的收敛算法，如 LMS、RLS，Altera 都可以提供相应的参考设计。其中，对于RLS，Altera 的参考设计采用 QR 分解方式，缩短了收敛时间，提高了算法的稳定性。Altera 提供的
9、资源Altera 公司除了在器件设计上考虑了数字中频应用的实际情况外，也在 IP 核、控制粘合逻辑、接口逻辑、设计工具和流程，以及参考设计方面做了大量的工作。在 FPGA 器件资源上，Altera 最新的 Cyclone 和 Stratix 系列在内嵌存储器和乘累加模块方面，无论是数量还是速度都有较大程度的提高。在 DSP 的 IP 核组件方面，Altera 能提供包括 FIR，NCO，CIC，CORDIC 等功能组件。为了方便用户的系统集成，同时还提供了用于这些模块之间互联的统一接口：Avalon Streaming（Avalon-ST）接口。另外，为了多通道的复用和解复用，Altera还设
10、计了 Avalon-ST 接口的包格式转换器（Packet Format Converter），用于将输入的单个或多个 Avalon-ST 通道与输出的单个或多个 Avalon-ST 通道提供时间和空间接口，用于多通道的复用与解复用。在一些需要灵活性的领域，比如 DPD，Altera 的 Nios II 嵌入式处理器正好可以发挥功用，例如，在 DPD 的反馈路径上，它可以帮助用户灵活增加自己的插值例程。Nios II 嵌入式处理器还可帮助系统做一些数据统计、参数重配以及其它管理工作。在设计验证工具和流程方面，Altera 力推 MATLAB/SimulinkDSP Builder Quartu
11、s II 的一体化设计流程。如图 3 所示。同时 Simulink 还可以集成 ModelSim 和 FPGA 内嵌逻辑分析仪 SignalTap-II 来协助用户做功能仿真、调试。另外，硬件在环（Hardware In Loop）功能方面可以帮助用户在实际硬件上验证设计算法，同时也加速了验证的速度。参考设计WiMAX DUC/DDCAltera 的 WiMAX DDC/DUC 参考设计是基于 1024 点 FFT 的 OFDM 设计的，其工作带宽是 10MHz。基带信号的采样率是 11.424MSps，也就是符号率（Symbol Rate）。中频信号的采样率是 91.392MSps。从基带到
12、中频，总共需要 8 倍的采样率变化。我们前面讲过，CIC 适合于窄带高倍变换领域，而这里只需要 8 倍变换，同时有用信号带宽是 10MHz，因此采用 FIR 做抽取或插值滤波是更好的选择。如图 4 所示，在功能划分时，我们考虑实现的资源和效率，将整形滤波和抽取插值滤波分为 3 个 FIR 来设计：G(z) 负责频谱整形，通常是根升余弦（RRC）滤波器；Q(z)负责 2 倍抽取或插值滤波；P(z) 负责 4 倍抽取或插值滤波。为了节省 FPGA 资源，提高性能，我们将工作频率最低的 G(z)设计成 111 阶 FIR，其过渡带最窄；Q(z)其次，79 阶；而 P(z)只有 39 阶，其工作频率最
13、高。三个滤波器的组合响应如图 5 所示，完全满足 WiMAX 所要求的模板（ Mask）。在具体 FPGA 实现上，我们考虑 I/Q 两路的滤波特性完全一致，为了节省器件资源，我们将 I/Q 两路的三级 FIR 作复用。请参考图 6。在 DDC 上，我们首先将 91.392MSps 的中频信号通过过采样（Oversample）变为182.784MSps 的连续两个时钟周期的相同信号，分别和 NCO 混频，经过三级FIR，最终得到两路 11.424MSps 的 I/Q 信号。在 DUC 上，FIR 分别工作在 22.848MSps、45.696MSps 和 182.784MSps。最后，将混频的
14、两路 IQ 信号相加，得到一个带通的实数信号，采样率为 91.392MSps。在多通道的复用/解复用上，我们使用 Altera 的 Avalon-ST 包格式转换模块（PFC ）来做模块互联。WiMAX 基站中典型的要求为 2 个发送天线和 4 个接收天线，而该参考设计也可以支持 2 个发送天线和 4 个接收天线的方式。通过对参考设计的仿真验证，DUC 的相对星座误差（Relative Constellation Error）大大好于规定值。比如，在 64QAM 3/4 码率时，测量的 RCE 为-55.29dB。DDC 的接受灵敏度和邻道抑制（Adjacent Channel Rejecti
15、on）指标都远好于所要求的值。WiMAX CFR WiMAX 系统对 CFR 提出了更高的要求。由于采用了 64QAM 调制方式，误差矢量幅度（EVM）要求5dB，而且信号带外扩散极小。参考图 7。WiMAX DPDWiMAX 的中频带宽超过 10MHz，同时需要引入 LMS/RLS 等自适应算法，对整个DPD 模块的 DSP 处理能力和灵活度提出了很高的要求。采用 Altera 的“ 片内处理器NIOS IIFPGA 硬件协处理单元”方式可以很好的满足设计要求。如图 8 所示，前向模块为预失真器，由多个 FIR 滤波器组成。在反向链路中，我们收集一套 64 个样本在“样本缓存”中，Nios
16、嵌入式处理器可以帮助计算 CORDIC 的输入，CORDIC 加速器完成 QR 分解工作。Nios 然后进行倒转代换，更新前向链路中 FIR 滤波器的系数。采用软处理器 NIOS+CORDIC 加速器的方式来完成QRD_RLS 的上三角矩阵运算,具有很好的灵活性,我们可以调节 CORDIC 加速器的数目以提高反向模块的数据吞吐率。整个 DPD 参考设计的资源耗费大致为 2 万个逻辑单元。TD-SCDMA TD-SCDMA 网络在国内开始大规模铺设，目前国内厂商基站的数字中频多采用大厂的专用芯片（ASSP）。对于 68 天线的应用，完成 DUC/DDC/CFR/DPD 等功能，可能会使用到超过 10 片 ASSP。无论是在成本、功耗和灵活性上，都非常不理想。Altera 的 TD-SCDMA 数字中频方案可以在 2 片3 片 FPGA 上完成上述功能，从而在降低系统成本、功耗，提高集成度，以及可升级性上都有较大优势。值得一提的是，目前 Altera 针对 T
