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1、教学要求：了解 PLD 器件的描述方法和分类，了解 PLD 器件的基本结构，掌握可编程逻辑器件的基本工作原理和基本应用方法教学学时：4教学重点： PLD 器件的基本结构，基本工作原理第十章 可编程逻辑器件背景：以前学习了各种数字器件，如各种门电路、触发器、MSI 计数器等，其逻辑功能固定不变。理论上用这些器件可以实现任何复杂的数字系统，但需要大量的芯片及芯片连接，且功耗大，体积大，可靠性差。而用 PLD 器件来设计一个数字系统，可以弥补上述缺陷。PLD 的出现改变了传统的数字设计方法，用户通过定义器件内部的逻辑和输入输出引脚，将原来由电路板设计完成的大部分工作放在芯片设计中进行，把一个数字系统
2、集成在一片 PLD 器件上。由于引脚设计的灵活性，大大减轻了电路图设计和电路板设计的工作量和难度。可编程逻辑器件是实现数字系统设计的理想器件。PLD 器件开发软件可根据设计需要自动进行逻辑电路设计输入、编译、逻辑划分、优化和模拟，得到一个满足设计要求的 PLD 编程数据（熔丝图文件.JED） ，逻辑功能模拟通过后，需将 PLD 编程数据下载道编程器，编程器将编程数据写入 PLD 器件。使 PLD 器件具有设计所要求的逻辑功能。10.1 PLD 的基本结构包含两个基本部分：一是逻辑阵列，由与阵列、或阵列和反向器构成，可实现任何组合逻辑。二是输出单元或宏单元。设计者可以自己组配其输出结构，直接输出
3、就是组合逻辑，通过寄存器输出可以实现时序逻辑。以“与/或”阵列为基础的包括四种基本类型：PROM（可编程只读存储器） 、PLA （可编程逻辑阵列） 、 PAL（可编程阵列逻辑） 、GAL（通用可编程阵列逻辑） 。它们的区别在于哪个矩阵可编程和输出结构的形式。PLD 器件 “与”阵列 “或”阵列 输出PROM 固定 可编PLA 可编 可编PAL 可编 固定 I/O 可编GAL 可编 固定 宏单元10.2 PLD 的表示方法（符号）PLD 结构与通常的 TTL 有很大的不同，表示方法也不同。1）缓冲电路 如图 10.2.12）与门、或门及连接形式。如图 10.2.2，10.2.3。3）多路选择器。
4、如图 10.2.410.3 PLD 的分类10.3.1 PLD 的集成度分类：1）低密度 PLD（LDPLD）：以上四种以与或阵列为基础的器件。2）高密度 PLD（HDPLD）：CPLD（与 GAL 类似，只是密度增加） 、FPGA（由逻辑功能块排列成阵列，并由可编程的内部连线连接这些功能块来实现一定的逻辑功能） CB A10.3.2 PLD 的制造工艺分类1）一次性编程的 PLD：采用熔丝工艺，如 PROM、PLA 、PAL。2）紫外线擦除的 PLD。2030 分钟，几十次3）电擦除的 PLD。10ms，上千次。10.4 PLA1）基本结构：如图 10.4.1 与、或阵列都可编程，未得到广泛
5、应用。3）例题。如图 10.4.210.5 可编程阵列逻辑 PAL具有可编程与阵列，和固定或阵列外（如图 10.5.1） ，还有输出和反馈电路。根据输出和反馈电路的不同，PAL 可以分成几种类型：专用输出结构、可编程输入/输出结构、寄存器输出结构和异或输出结构。1） 专用输出结构，如图 10.5.1，或门输出如图 10.5.2，或非门输出或互补输出。2）可编程输入/输出结构如图 10.5.3，具有三态输出缓冲器和反馈电路。说明：a、反馈缓冲器使三态输出反馈到与与阵列的输入端，构成简单的触发器，使输出具有记忆功能。b、三态输出由第一个乘积项（控也称为专用乘积项）控制。当为 1 时，三态输出被选通
6、，对应 I/O 引出端作输出使用，同时输出反馈到输入。当为 0 时，三态输出被禁止，对应 I/O 引出端作输入使用。优点：引出端配置灵活，可实现双向输入/输出功能，可以方便的设计编码器、译码器和数据选择器等。典型器件：PAL16L8，PAL20L10。其中 16：最大输入端数；8：最大输出端数；L：组合输出低电平有效。3）寄存器输出结构如图 10.5.4，在或门和三态输出之间增加一个 DFF。说明：这类 PAL 器件具有记忆功能，且整个器件只有一个 CP 时钟控制，和一个输出使能信号 OE 输入端，因而可构成同步时序逻辑电路，如：计数器，移位寄存器等。典型器件：PAK16R4、PAL16R6，
7、PAL16R8。R：表示寄存器输出。4）异或输出结构如图 10.5.5，在或阵列和输出部分增加一个异或门。说明：利用这类 PAL 可使一些计数器和数需逻辑电路的设计得到简化。典型器件：PAL20X4，PAL20X8，PAL20X10 。X：表示异或输出。除此之外，还有算术选通反馈型，异步可编程寄存器输出结构，乘积项公用输出结构（PAL20S10） ，宏单元输出结构（PAL16V8）等。P：输出极性可编程；C ：互补输出；RA：异步寄存器输出； MA：异步宏单元输出。例：用 PAL 设计一个带使能输出的 2/4 线译码器。解：使能输入：EN；译码地址输入：A 1 和 A0；输出为：Y 0,Y1,
8、Y2,Y3。由真值表可知：Y 0=A1A0,Y1=A1A0,Y2=A1A0,Y3=A1A0,因为输出为组合型负逻辑函数，故最好选用低电平输出有效的专用输出结构或可编程I/O 型 PAL。由要求有使能输出，应选用带有三态输出的 PAL 器件。选用 PAL16L8 器件实现的简化示意如图：Y0Y1Y2Y3ENA0A110.6 通用阵列逻辑 GALGAL 称为第二代 PLD 器件， 1）采用电擦除技术，可多次修改； 2）在输出结构采用可编程逻辑宏单元 OLMC（output logic macro cell） 。1）GAL16V8 的结构如图 10.6.1，8 个输入缓冲器（29） ，8 个三态输出
9、缓冲器，8 个反馈缓冲器可配置为输入或输出引脚，因此为 16V8。一个系统时钟 CP一个选通信号 OE 输入缓冲器与阵列有 8*8=64 个与门，每个乘积项有 32 个输入端。8 个输出逻辑宏单元 OLMC。2）OLMC如图 10.6.2a、 结构 11 EN 11 EN 11 EN 11 EN111同与阵列连接的 8 输入或门（8 个乘积项）一个异或门：通过 XOR（n）来改变或门输出极性。一个 DFF：适于构成时序逻辑电路。乘积多路选择器 PTMUX：控制第一个乘积项。三态多路选择器 TSMUX：选择三态使能情况。四个多路选择器： 输出多路选择器 OMUX：选择组合/时序输出。反馈多路选择
10、器 FMUX：决定反馈信号的来源。b、OLMC 的结构控制字：OLMC 的结构控制字存放在 GAL 器件的可编程存储单元中，如图 10.6.3。控制字的设置是 PLD 开发软件根据具体需要自动完成的。c、OLMC 的工作模式如图 10.6.4。3）行地址结构。如图 10.6.5。例：用 GAL16V8 器件实现一个带使能输出的 2/4 线译码器。解：2 个信号输入 A1，A0；一个使能控制端，4 个输出端。Y0=A1A0,Y1=A1A0,Y2=A1A0,Y3=A1A0,选择EN 有 11 引脚输入，Y3,Y2,Y1,Y0 分别由 OLMC（12）OLMC（15）提供。应配置为专用组合输出模式：AC0=0，AC1=1 ；XOR=0 ；SYN=1；乘积项数为 1。OLMC 的配置：OLMC(n) 乘积项数 SYN AC0 AC1（ n）XOR（ n）输出极性 配置模式1514131211111111000000000000低电平低电平低电平低电平专用组合专用组合专用组合专用组合作业：10.1，10.2，10.3，10.6，10.10
