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1、静电放电（ESD）保护的详解先来谈静电放电(ESD: Electrostatic Discharge)是什么？这应该是造成所有 电子元器件或集成电路系统造成过度电应力破坏的主要元凶。因为静电通常瞬间电压非常高(几千伏)，所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。所以预防静电损伤是所有 IC设计和制造的头号难题。静电，通常都是人为产生的，如生产、组装、测试、存放、搬运等过程中都有可能使得静电累积在人体、仪器或设备中，甚至元器件本身也会累积静电，当人们在不知情的情况下使这些带电的物体接触就会形成放电路径，瞬间使得电子元件或系统遭到静电放电的损坏(这就是为什么以前修电脑都必须要配戴静电环托
2、在工作桌上，防止人体的静电损伤芯片)，如同云层中储存的电荷瞬间击穿云层产生剧烈的闪电，会把大地劈开一样，而且通常都是在雨天来临之际，因为空气湿度大易形成导电通到。那么，如何防止静电放电损伤呢？首先当然改变坏境从源头减少静电(比如减少摩擦、少穿羊毛类毛衣、控制空气温湿度等)，当然这不是我们今天讨论的重点。如何在电路里面涉及保护电路，当外界有静电的时候我们的电子元器件或系统能够自我保护避免被静电损坏(其实就是安装一个避雷针)。这也是很多 IC设计和制造业者的头号难题，很多公司有专门设计 ESD的团队，今天我就和大家从最基本的理论讲起逐步讲解 ESD保护的原理及注意点，你会发现前面讲的 PN结/二极
3、管、三极管、MOS 管、snap-back 全都用上了。以前的专题讲解 PN结二极管理论的时候，就讲过二极管有一个特性：正向导通反向截止，而且反偏电压继续增加会发生雪崩击穿而导通，我们称之为钳位二极管(Clamp)。这正是我们设计静电保护所需要的理论基础，我们就是利用这个反向截止特性让这个旁路在正常工作时处于断开状态，而外界有静电的时候这个旁路二极管发生雪崩击穿而形成旁路通路保护了内部电路或者栅极(是不是类似家里水槽有个溢水口，防止水龙头忘关了导致整个卫生间水灾)。那么问题来了，这个击穿了这个保护电路是不是就彻底死了？难道是一次性的？答案当然不是。PN 结的击穿分两种，分别是电击穿和热击穿，电
4、击穿指的是雪崩击穿(低浓度)和齐纳击穿(高浓度)，而这个电击穿主要是载流子碰撞电离产生新的电子-空穴对(electron-hole)，所以它是可恢复的。但是热击穿是不可恢复的，因为热量聚集导致硅(Si)被熔融烧毁了。所以我们需要控制在导通的瞬间控制电流，一般会在保护二极管再串联一个高电阻，另外，大家是不是可以举一反三理解为什么 ESD的区域是不能 form Silicide的？还有给大家一个理论，ESD 通常都是在芯片输入端的 Pad旁边，不能在芯片里面，因为我们总是希望外界的静电需要第一时间泄放掉吧，放在里面会有延迟的(关注我前面解剖的那个芯片 PAD旁边都有二极管。甚至有放两级ESD的，达
5、到双重保护的目的。在讲 ESD的原理和 Process之前，我们先讲下 ESD的标准以及测试方法，根据静电的产生方式以及对电路的损伤模式不同通常分为四种测试方式：人体放电模式(HBM: Human-Body Model)、机器放电模式(Machine Model)、元件充电模式(CDM: Charge-Device Model)、电场感应模式(FIM: Field-Induced Model)，但是业界通常使用前两种模式来测试(HBM, MM)。1、人体放电模式(HBM)：当然就是人体摩擦产生了电荷突然碰到芯片释放的电荷导致芯片烧毁击穿，秋天和别人触碰经常触电就是这个原因。业界对 HBM的 E
6、SD标准也有迹可循(MIL-STD-883C method 3015.7，等效人体电容为 100pF，等效人体电阻为 1.5Kohm)，或者国际电子工业标准(EIA/JESD22-A114-A)也有规定，看你要 follow哪一份了。如果是 MIL-STD-883C method 3015.7，它规定小于 1000V(3). Starting VZAP = 70% of averaged ESD failure threshold (VESD)另外，因为每个 chip的 pin脚很多，你是一个个 pin测试还是组合 pin测试，所以会分为几种组合：I/O-pin 测试(Input and Ou
7、tput pins)、pin-to-pin 测试、Vdd-Vss 测试(输入端到输出端)、Analog-pin。1. I/O pins：就是分别对 input-pin和 output-pin做 ESD测试，而且电荷有正负之分，所以有四种组合：input+正电荷、input+负电荷、output+正电荷、output+负电荷。测试 input时候，则 output和其他 pin全部浮接(floating)，反之亦然。2. pin-to-pin测试: 静电放电发生在 pin-to-pin之间形成回路，但是如果要每每两个脚测试组合太多，因为任何的 I/O给电压之后如果要对整个电路产生影响一定是先经过
8、 VDD/Vss才能对整个电路供电，所以改良版则用某一 I/O-pin加正或负的ESD电压，其他所有 I/O一起接地，但是输入和输出同时浮接(Floating)。3、Vdd-Vss 之间静电放电：只需要把 Vdd和 Vss接起来，所有的 I/O全部浮接(floating)，这样给静电让他穿过 Vdd与 Vss之间。4、Analog-pin 放电测试：因为模拟电路很多差分比对(Differential Pair)或者运算放大器(OP AMP)都是有两个输入端的，防止一个损坏导致差分比对或运算失效，所以需要单独做 ESD测试，当然就是只针对这两个 pin，其他 pin全部浮接(floating)。
9、ESD的原理和测试部分就讲到这里了，下面接着讲 Process和设计上的 factor随着摩尔定律的进一步缩小，器件尺寸越来越小，结深越来越浅，GOX 越来越薄，所以静电击穿越来越容易，而且在Advance制程里面，Silicide 引入也会让静电击穿变得更加尖锐，所以几乎所有的芯片设计都要克服静电击穿问题。静电放电保护可以从 FAB端的 Process解决，也可以从 IC设计端的 Layout来设计，所以你会看到 Prcess有一个 ESD的option layer，或者 Design rule里面有 ESD的设计规则可供客户选择等等。当然有些客户也会自己根据 SPICE model的电性通
10、过 layout来设计 ESD。1、制程上的 ESD：要么改变 PN结，要么改变 PN结的负载电阻，而改变 PN结只能靠 ESD_IMP了，而改变与 PN结的负载电阻，就是用 non-silicide或者串联电阻的方法了。1) Source/Drain的 ESD implant：因为我们的 LDD结构在gate poly两边很容易形成两个浅结，而这个浅结的尖角电场比较集中，而且因为是浅结，所以它与 Gate比较近，所以受Gate的末端电场影响比较大，所以这样的 LDD尖角在耐 ESD放电的能力是比较差的(4kV)。但是这样的话这个额外的 MOS的 Gate就必须很长防止穿通(punchthro
11、ugh)，而且因为器件不一样了，所以需要单独提取器件的 SPICE Model。2) 接触孔(contact)的 ESD implant：在 LDD器件的 N+漏极的孔下面打一个 P+的硼，而且深度要超过 N+漏极(drain)的深度，这样就可以让原来 Drain的击穿电压降低(8V6V)，所以可以在 LDD尖角发生击穿之前先从 Drain击穿导走从而保护 Drain和 Gate的击穿。所以这样的设计能够保持器件尺寸不变，且MOS结构没有改变，故不需要重新提取 SPICE model。当然这种智能用于 non-silicide制程，否则 contact你也打不进去implant。3) SAB
12、(SAlicide Block)：一般我们为了降低 MOS的互连电容，我们会使用 silicide/SAlicide制程，但是这样器件如果工作在输出端，我们的器件负载电阻变低，外界 ESD电压将会全部加载在 LDD和 Gate结构之间很容易击穿损伤，所以在输出级的MOS的 Silicide/Salicide我们通常会用 SAB(SAlicide Block)光罩挡住 RPO，不要形成 silicide，增加一个 photo layer成本增加，但是 ESD电压可以从 1kV提高到 4kV。4)串联电阻法：这种方法不用增加光罩，应该是最省钱的了，原理有点类似第三种(SAB)增加电阻法，我就故意给
13、他串联一个电阻(比如 Rs_NW，或者 HiR，等)，这样也达到了 SAB的方法。2、设计上的 ESD：这就完全靠设计者的功夫了，有些公司在设计规则就已经提供给客户 solution了，客户只要照着画就行了，有些没有的则只能靠客户自己的 designer了，很多设计规则都是写着这个只是 guideline/reference，不是 guarantee的。一般都是把 Gate/Source/Bulk短接在一起，把 Drain结在 I/O端承受 ESD的浪涌(surge)电压，NMOS 称之为 GGNMOS (Gate-Grounded NMOS)，PMOS 称之为 GDPMOS (Gate-to
14、-Drain PMOS)。以 NMOS为例，原理都是 Gate关闭状态，Source/Bulk 的PN结本来是短接 0偏的，当 I/O端有大电压时，则 Drain/Bulk PN结雪崩击穿，瞬间 bulk有大电流与衬底电阻形成压差导致Bulk/Source的 PN正偏，所以这个 MOS的寄生横向 NPN管进入放大区(发射结正偏,集电结反偏)，所以呈现 Snap-Back特性，起到保护作用。PMOS 同理推导。这个原理看起来简单，但是设计的精髓(know-how)是什么？怎么触发 BJT？怎么维持 Snap-back？怎么撑到 HBM2KV or 4KV？如何触发？必须有足够大的衬底电流，所以后
15、来发展到了现在普遍采用的多指交叉并联结构(multi-finger)。但是这种结构主要技术问题是基区宽度增加，放大系数减小，所以Snap-back不容易开启。而且随着 finger数量增多，会导致每个 finger之间的均匀开启变得很困难，这也是 ESD设计的瓶颈所在。如果要改变这种问题，大概有两种做法(因为 triger的是电压，改善电压要么是电阻要么是电流)：1、利用SAB(SAlicide-Block)在 I/O的 Drain上形成一个高阻的 non-Silicide区域，使得漏极方块电阻增大，而使得 ESD电流分布更均匀，从而提高泄放能力；2、增加一道 P-ESD (Inner-Pic
16、kup imp，类似上面的接触孔 P+ ESD imp)，在 N+Drain下面打一个 P+，降低 Drain的雪崩击穿电压，更早有比较多的雪崩击穿电流(详见文献论文: Inner Pickup on ESD of multi-finger NMOS.pdf)。对于 Snap-back的 ESD有两个小常识要跟大家分享一下：1)NMOS我们通常都能看到比较好的 Snap-back特性，但是实际上 PMOS很难有 snap-back特性，而且 PMOS耐 ESD的特性普遍比 NMOS好，这个道理同 HCI效应，主要是因为 NMOS击穿时候产生的是电子，迁移率很大，所以 Isub很大容易使得Bulk/Source正向导通，但是 PMOS就难咯。2) Trigger电压/Hold 电压: Trigger 电压当然就是之前将的snap-back的第一个拐点(Knee-point)，寄生 BJT的击穿电压，而且要介于 BVCEO与 BVCBO之间。而 Hol
