四人抢答器的设计

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1、西安邮电学院数字电路课程设计报告书系部名称 ：学生姓名 ：专业名称 ：班 级 ：实习时间 ：1题目：四人抢答器一、课程设计目的本次课程设计主要是配合数字电路与逻辑设计理论课程而设置的一门实践性课程，起到巩固所学知识，加强综合能力，培养电路设计能力，提高实验技术，启发创新思想的效果。二、初始条件：本课程设计，要求用集成电路：74LSl48，74LS75，74LS48，74LSl61 ， 74LS00，74LS20，555 和数码管等其它器件等，实现四路定时抢答功能。 三、要求完成的主要任务: 1、 可同时供 4 名选手（或代表队）参赛，其编号分别是 1 到 4，各用一个抢答按钮，按钮的编号与选手

2、的编号相对应。给节目主持人设置一个控制开关，用来控制系统的清零( 编号显示数码管灭灯)和抢答的开始。2、抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在数码管上显示选手的编号，同时封锁输入电路，禁止其它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。3、抢答器具有定时抢答的功能，且一次抢答的时间为 10 秒。当主持人启动“开始”键后，要求定时器立即进行倒计时，并用显示器显示。 4、参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止；如果定时抢答的时间已到，而没有选手抢答时

3、，本次抢答无效，并封锁输入电路，禁止选手超时后抢答，定时显示器上显示 0 并闪烁。5、在主持人未按下开始键时，如有人抢答犯规，在显示器上锁存并闪烁犯规选手的编号。6、确定设计方案，按功能模块的划分选择元、器件和中小规模集成电路，设计分电路，画出总体电路原理图，阐述基本原理。1 功能介绍1.1 主要功能介绍 （1）抢答器最多可供 4 名选手参赛，编号为 14 号，各队分别用一个按钮（分别为J1、J2、J3、J5）控制，并设置一个系统清零和抢答控制开关 J4,J7，该开关由主持人控制。 （2）抢答器具有数据锁存功能,并将锁存数据用 LED 数码管显示出来，直到主持人清零。（3）开关 J4 作为清零

4、及抢答控制开关（由主持人控制） ，当开关 J4 被按下时抢答电路清零，当开关 J7 松开后则允许抢答。输入抢答信号由抢答按钮开关 J1、J2、J3、J5 实现。（4）有抢答信号输入（开关 J1、J2 、J3、J5 中的任意一个开关被按下）时，并显示出2相 对应的组别号码。此时再按其他任何一个抢答器开关均无效，指示灯依旧“保持” 第一个开关按下时所对应的状态不变。设计要求1.2 扩展功能介绍 （1）抢答器具有定时抢答的功能，且一次抢答的时间为 10 秒。当节目主持人启动“开始”键后，要求定时器立即倒计时，并用显示器显示。（2）参加选手在未开始抢答时按下抢答键，则犯规。显示器上显示选手的编号。 （

5、3）参加选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。 （4）如果定时抢答的时间已到，却没有选手抢答时，本次抢答无效，封锁输入电路，禁止选手超时后抢答，时间显示器上显示 0。2 总体方案设计设计要求（1）主持人有开始键和复位键，按下开始键后才能开始抢答，否则犯规。（2）用数码管显示，正常抢答后显示抢到的队号，如果犯规则显示队号。（3）如果 10 秒内没有抢答，则说明该题超时作废，用 0 表示。（4）复位键用于恢复犯规或超时状态如图 1 所示为总体方框图。其工作原理为：接通电源后，主持人将开关拨到 清零状态，抢答器处于禁止

6、状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置;开始 状态，宣布 开始 抢答器工作。定时器倒计时。选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作清除 和开始状态开关。3图 13 单元模块设计 31 抢答器控制端电路功能介绍设计电路见图 2 所示。电路选用优先编码器 74LS148 和锁存器 74LS75 来完成。该电路主要完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号（显示电路采用七段数字数码显示管）；二是禁止其他选手按键，其按键

7、操作无效。工作过程：开关 J5 置于 清除端时，RS 触发器的 R、S 端均为 0，4个触发器输出置 0，使 74LS148 的优先编码工作标志端（图中 5 号端）0，使之处于工作状态。当开关 J5 断开， J6 置于开始时，抢答器处于等待工作状态，当有选手将抢答按键按下时（如按下 J2）， 74LS148 的输出经 RS 锁存后，CTR=1,RBO(图中 4 端) =1,七段显示电路 74LS48 处于工作状态，4Q3Q2Q=010,经译码显示为“2” 。此外，CTR 1，使 74LS148 优先编码工作标志端（图中 2 号端）1，处于禁止状态，封锁其他按键的输入。当按键松开即按下时，74L

8、S148 的 此时由于仍为 CTR1，使优先编码工作标志端为 1，所以 74LS148 仍处于禁止状态，确保不会出二次按键时输入信号，保证了抢答者的优先性。如有再次抢答需由主持人将 J5 开关重新置“清除” 然后才可能进行。 4图 232 定时时间电路功能介绍 原理及设计：该部分主要由 555 定时器秒脉冲产生电路、十六进制同步加法计数器，74LS161 倒计时计数电路、74LS48 译码电路和 1 个 7 段数码管即相关电路组成。具体电路如图 3 所示。一块 74LS161 实现减法计数，通过译码电路 74LS48 显示到数码管上，其时钟信号由时钟产生电路提供。74161 的预置数控制端实现

9、预置数，由节目主持人根据共阴极七段数码显示管 DPY_7-SEG 上，当有人抢答时，停止计数并显示此时的倒计时时间；如果没有人抢答，且倒计时时间到时， 输出低电平到时序控制电路，控制74LS48使 0 显示，同时以后选手抢答无效。5图 33.3 振荡电路555 定时器是一种多功能的中规模集成器件，它的结构比较复杂，在定时器内部，一般包含 20 多只晶体管，10 多个电阻和数值电容。本系统需要产生频率为 500KHZ 的脉冲信号，用于为 161 道计数提供 CP 信号，及频率为1HZ 信号用于计时电路。以上电路可用 555 定时器组成4 主要芯片介绍 41 优先编码器 74LS14874LS14

10、8 为 8 线3 线优先编码器，表 4.1.1 为其真值表，表 4.1.2 为其功能表,图 4.1.1 为其管脚图。6I0I1I2I3I4I5I6I7SY0Y1Y2YEXYs9761415101112131234574LS1481234567874LS148161514131211109I4I5I6I7S(E)Y2Y1GNDVCCYSYEXI3I2I1I0Y0(a) (b)74LS148 管脚图 表 4.1.2 74LS148 8 线3 线二进制编码器真值表 74LS148 工作原理如下： 该编码器有 8 个信号输入端， 3 个二进制码输出端。此外，电路还设置了输入使能端EI，输出使能端 EO

11、 和优先编码工作状态标志 GS。 当 EI=0 时，编码器工作；而当 EI=1 时，则不论 8 个输入端为何种状态，3 个输出端均为高电平，且优先标志端和输出使能端均为高电平，编码器处于非工作状态。这种情况被称为输入低电平有效，输出也为低电来有效的情况。当 EI 为 0，且至少有一个输入端有编码请求信号（逻辑 0）时，优先编码工作状态标志 GS 为 0。表明编码器处于工作状态，否则为 1。由功能表可知，在 8 个输入端均无低电平输入信号和只有输入 0 端（优先级别最低位）有低电平输入时，A2A1A0 均为 111，出现了输入条件不同而输出代码相同的情况，这可由 GS 的状态加以区别，当 GS1

12、 时，表示 8 个输入端均无低电平输入，此时A2A1A0=111 为非编码输出；GS0 时，A2A1A0=111 表示响应输入 0 端为低电平时的7输出代码（编码输出）。EO 只有在 EI 为 0，且所有输入端都为 1 时，输出为 0，它可与另一片同样器件的 EI 连接，以便组成更多输入端的优先编码器。 从功能表不难看出，输入优先级别的次为 7，6 ，0。输入有效信号为低电平，当某一输入端有低电平输入，且比它优先级别高的输入端无低电平输入时，输出端才输出相对应的输入端的代码。例如 5 为 0。且优先级别比它高的输入 6 和输入 7 均为 1 时，输出代码为 010，这就是优先编码器的工作原理4

13、.2 锁存器 74LS75其中 75 锁存器的 DOD3 接四位选手的开关，其输出通过 48 译码器接到数码管显示选手的编号。在此图中用四个二极管代替。QI 非Q3 非通过 20 芯片四输入与非之后又通过 00 芯片和主持人与非，结果接到 75 芯片的使能端。可以实现选手的锁存。图 4.2. 75 锁存器及部分电路图4.3 计数器 74LS161图 4.3. 74LS161 管脚引线图各种管脚的功能如下：16 号管脚：VCC:接 5 伏电压15 号管脚：CO 进位输出1411 号管脚：信号输出10 号管脚：CTT 9 号管脚：置数端8 号管脚：GND 接地7 号管脚：CTP63 号管脚：信号输

14、入2 号管脚：接 CP1 号管脚：清零端1 号管脚为异步清零端，当 CR 非=0 时，Q0Q3 均为 0。10 号管脚 LD 非（低电平1有效）为置入控制端，当 CR 非=1、LD 非=0 时，在 CP 时钟的上升沿作用下，外加输入数据 D0D3 同时置入，及 Q0=D0，Q1=D1，Q2=D2，Q3=D3。CTP，CTT 为计数控制信号，在 CR 非=1，LD 非=1 的情况下，CTP=1,CTT=1 完成 4 为二进制加法计数；CTT=0，CTP=1 时，电路中各级触发器的状态处于保持状态，而输出CO=0；CTT=1，CTP=0 时电路各级触发器均处于保持。5 四人抢答器仿真按照总体电路图

15、在仿真软件 Ewb512 上一一选择芯片并进行连接。分两部分进行测试，一部分测试选手的编号能否正常的通过数码管显示；另一部分测试倒计时模块。最后将两部分连接起来，测试整体的效果。6 系统调试 把上面所设计的单元电路连接起来可得到整体电路。7.1 抢答显示功能测试7.2 清零功能测试7.3 倒计时功能测试347 参考文献【1】 王毓银 数字电路逻辑设计. 北京：高等教育出版社. 2003西安邮电学院电信系数字电路课程设计过程考核表班级/学号承担任务实验室（单位）所在部门实施时间5第一周星期一上午：集中讲解设计的目的及要求；介绍系统设计的一般方法和步骤；介绍部分逻辑器件及其应用；布置课程设计题目；

16、分析设计中可能出现的问题。星期一下午星期二:学生选题，查阅资料，设计电路；教师准备器材、工具等，同时为学生检查电路设计、辅导答疑。星期三：学生完成原理图设计及连接图设计。教师审阅，开始发放元器件及工具。星期四星期五：学生进行电路安装、调试；教师继续答疑并补发元器件。第二周星期一星期二：学生继续安装调试，调试成功的学生可选作第二课题。星期三：开始验收。要求：1）功能正确；2）电路稳定；3）能自述调试中遇到的问题及解决方法。星期四星期五上午：继续验收。验收通过的学生整理、上交工具，写出设计报告。星期五下午：召开课程设计总结交流会，总结交流学生在课程设计中具有特色的设计思想和先进的调试方法。具体内容指导教师（师傅）姓名 黄琼丹 职务或职称 助教学习态度 认真 一般 不认真学习纪律