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1、湘潭大学课程设计 同步二进制加法计数器的设计与仿真 集成电路设计报告同步二进制加法计数器的设计与仿真院 系： 材料与光电物理学院专 业： 微电子学一班 学 号： 姓 名： 指导教师： 报告提交日期： 2010 年 9 月湘潭大学课程设计 同步二进制加法计数器的设计与仿真 目 录摘要 1关键词 11 引言 22 时序逻辑电路 42.1 时序逻辑电路概述 42.2 同步时序逻辑电路的一般设计方法 53 设计73.1 二进制计数器原理 73.1.1 T触发器 73.1.2 同步二进制加法计数器的原理 73.2 二进制计数器设计 83.2.1 四位二进制计数器的设计 93.2.2 检查设计的电路能否自
2、启动134 仿真 144.1 仿真原理 144.2 仿真结果与分析 155 硬件描述语言VHDL设计及仿真176 结论 227 体会与展望 23参考文献 24湘潭大学课程设计 同步二进制加法计数器的设计与仿真 致谢 25附录 26湘潭大学课程设计 同步二进制加法计数器的设计与仿真 - 1 -同步二进制加法计数器的设计与仿真摘 要：本文首先介绍了同步时序逻辑电路一般设计步骤,然后在理解和掌握同步二进制计数器原理的基础上，采用传统的设计方法设计出了一个同步四位二进制加法计数器，并且运用MAX+Plus2软件对四位二进制计数器进行了仿真，根据仿真结果，对时序和波形进行了分析。最后采用VHDL语言设计
3、了一个复杂的四位二进制加法计数器。关键词：时序逻辑电路，同步二进制加法计数器，VHDL语言，MUX+plus2, 仿真 Design and simulation of synchronous binary carry counterAbstract: this paper introduces the ordinary design method of sequential logic circuit at first. Then on the basis of the principle and the structure of synchronous binary counters, I
4、 designs up a four binary carry counter. The circuit is designed and the simulation of this circuit is carried out by MUX+plus2. According to the results of the simulation, its waveform and timing delay are analyzed. At last, with the help of VHDL language,I designs up a complex synchronous binary c
5、arry counter.Keywords: sequential logic circuit, synchronous binary counters, VHDL language, MUX+plus2, simulation湘潭大学课程设计 同步二进制加法计数器的设计与仿真 - 2 -1 引言计数器是数 字 电 子 技 术 中 应 用 的 最 多 的 时 序 逻 辑 电 路 。 计 数 器 不 仅 能 用于 对 时 钟 脉 冲 计 数 ， 还 可 以 用 于 分 频 、 定 时 、 产 生 节 拍 脉 冲 和 脉 冲 序 列 以 及进 行 数 字 运 算 等 。 但 是 并 无 法 显 示
6、 计 算 结 果 ， 一 般 都 是 要 通 过 外 接 LCD或 LED 屏 才 能 显 示 。 20 世纪 70 年代开始，用数字电路处理模拟信号的所谓“数字化”浪潮已经席卷了电子技术几乎所有的应用领域 .时序电路的运用随处可见。计数器是数字电路中使用最多的一种时序逻辑电路。计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中,灵活地选择与使用计数器可以实现很多复杂的功能,可以大量减少电路设计的复杂度和工作量。计数器在现在电子电路中有着广泛的应用，它已经成为了数字设备常用的基本部件之一。一个系统性能的好坏，常常与计数器的性能关系很大。计数器的种类繁多。按照计数器中的触
7、发器是否同时翻转分类，可把计数器分为同步计数器和异步计数器，常用的同步计数器有 74160 系列、74LS190 系列，常用的异步计数器有 74LS290 系列。计数器是一种基础测量仪器，到目前为止已有30 多年的发展史，早期设计师们追求的目标主要是扩展测量范围再加上提高测量精度和稳定度等，这些也是人们衡量电子计算器的技术水平，也决定电子计数器价格高低的主要依据，随着科学技术的发展，用户对电子计数器也提出了新的要求，对于低档产品要求使用操作方面，量程(足够)宽，可靠性高，价格低。而对于中高档产品，则要求高分辨率，高精度，高稳定度，高测量速率。目前主要采用两种设计方法来进行计数器的设计，第一种为
8、采用传统的硬件电路设计方法来设计硬件，第二种为采用 HDL 语言来设计系统硬件。电子设计自动化的普及与 CPLD/FPGA 器件的广泛应用，使得计数器的设计变得非常容易。其中可编程计数器使用方便，灵活，能满足工程上的多种应用。在已有的设计方法中，设计者通常采用 2 的多次分频法，这种设计方法从硬件结构上来说常常出现频率上不去的问题。现在电子设计自动化的日益普及和 CPLD/FPGA 器件的广泛使用，使得计数器的设计变得非常容易。这个问题源自曾专武等人任意模值的计数器设计比较 1，在现在的自动控制领域，虽然目前市场上的计数器非常多，但通用性比较差，要完成特定的功能往往需要把多片集成电路组合使用，
9、产品的设计和开发周期比较长，且计数器在速度、抗干扰能力等多项指标上满足不了要求 2。湘潭大学课程设计 同步二进制加法计数器的设计与仿真 - 3 -为了提高工业控制器中高速计数器的计数频率，利用 FPGA 设计，采用层次化的 VHDL 语言程序设计，可以有效地提高效率和增加灵活性。高速计数器 3累计比 PLC 扫描频率高得多的脉冲输入，利用中断事件完成既定的操作。本文先对时序逻辑电路的分析方法进行一下简单的介绍，继而分析同步二进制加法计数器，最后对同步二进制加法计数器进行设计，对其性能进行分析，最后讨论了一下 VHDL 语言设计二进制加法计数器的优点及步骤。湘潭大学课程设计 同步二进制加法计数器
10、的设计与仿真 - 4 -2 同步时序逻辑电路的设计方法2.1 时序逻辑电路 4概述在时序逻辑电路中，任意时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。具备这种逻辑功能特点的电路为时序逻辑电路(sequential logic circuit,简称时序电路)。时序逻辑电路在结构上有两个显著的特点，如图 1 所示。第一，时序电路通常包含组合电路和存储电路两个组成部分，而存储电路是必不可少的。第二，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。由于存储电路中触发器的动作特点不同，在时序电路中又有同步时序电路和异步时序电路之分。在同步时序电路中，所有触发器状态的变化都是在同一时钟信号操作下同时发生的。而在异步时序电路中，触发器状态的变化不是同时发生的。此课程设计的研究就是主要针对同步时序电路中的计数器。图 1 时序逻辑电路的逻辑框图时序电路的框图可以画成图 1 所示的普通形式，图中的 代表输入信号，ixX,2,1K代表输出信号， 代表存储电路的输入信号， 代jyY,2,
