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1、华 中 科 技 大 学 电 子 线 路 设 计 、 测 试 与 实 验 实 验 报 告实验名称： 电子秒表院（系）： 光学与电子信息学院专业班级： 光材 1102姓名： 苏铁城学号： U201115229时间： 2013.12.5地点： 南一楼实验成绩：指导教师： 杨明2013 年 12 月 3 日实验目的：利用层次化方法在实验板设计实现一个能显示 00.00 秒（百分之一秒）到59.99 秒，当计时达到并超过 1 分钟时，给出 LED 常亮信号告警，计数结果停留在计数最大值（即 99.99 秒）上的电子秒表。功能要求：基本功能：6) 设计一个能显示 00.00 秒到 59.99 秒的电子秒表
2、。 7) 利用实验板所提供的 50MHz 信号做为时钟信号。 8) 计数结果在 AN3AN0 中提供的数码管中显示。9) 具有继续/暂停按键和复位清零开关。拨码开关 SW0 为复位开关，当 SW0为 HIGH 时，系统复位， 电子秒表显示时间为 0 秒；当 SW0 为 LOW 时，系统开始按继续/暂停按键 BTN0 控制进行工作； BTN0 为继续/ 暂停按键，当继续/暂停按键 BTN0 按下时，系统暂停计数， AN1AN0 显示停留在所暂停时刻；当继续/暂停按键 BTN0 松开时， 系统正常计数，显示精度为0.01 秒。10) 当计时达到并超过 1 分钟时， LD0 闪烁告警，计数结果停留在
3、计数最大值上。 设计步骤与要求：1) 计算并说明采用 Basys2 实验板时钟 50MHz 实现系统功能的基本原理。2) 在 Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。3) 对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果） 。4) 输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit类型文件。# PlanAhead Generated physical constraints NET CLK LOC = B8;NET CLR LOC =
4、P11;NET PAUSE LOC = G12;NET WARN LOC = M5;NET display0 LOC = F12;NET display1 LOC = J12;NET display2 LOC = M13;NET display3 LOC = K14;NET out_display0 LOC = L14;NET out_display1 LOC = H12;NET out_display2 LOC = N14;NET out_display3 LOC = N11;NET out_display4 LOC = P12;NET out_display5 LOC = L13;NET
5、out_display6 LOC = M12;NET out_display7 LOC = N13;NET CLR CLOCK_DEDICATED_ROUTE = FALSE;# PlanAhead Generated IO constraints NET CLK IOSTANDARD = LVCMOS33;NET CLR IOSTANDARD = LVCMOS33;NET PAUSE IOSTANDARD = LVCMOS33;NET WARN IOSTANDARD = LVCMOS33;NET display0 IOSTANDARD = LVCMOS33;NET display1 IOST
6、ANDARD = LVCMOS33;NET display2 IOSTANDARD = LVCMOS33;NET display3 IOSTANDARD = LVCMOS33;NET out_display0 IOSTANDARD = LVCMOS33;NET out_display1 IOSTANDARD = LVCMOS33;NET out_display2 IOSTANDARD = LVCMOS33;NET out_display3 IOSTANDARD = LVCMOS33;NET out_display4 IOSTANDARD = LVCMOS33;NET out_display5
7、IOSTANDARD = LVCMOS33;NET out_display6 IOSTANDARD = LVCMOS33;NET out_display7 IOSTANDARD = LVCMOS33;NET CLK DRIVE = 12;5) 在 Basys2 实验板上下载所生成的 .bit 文件，观察验证所设计的电路功能。附：源程序文件module counter(CLK,CLR,PAUSE,WARN,display,out_display);input CLK,CLR,PAUSE;output reg3:0 display;output WARN;output7:0 out_display
8、;reg3:0 AN3,AN2,AN1,AN0;reg cn; /cn 为百分秒向秒的进位reg29:0 q;reg3:0 type_temp;reg7:0 out_display;reg15:0 cnt; always (posedge CLK or posedge CLR)beginif(CLR) q=30d499999)q=30d0;else q=q+1b1;endassign L=(CLK)assign WARN=(AN3,AN2,AN1,AN0=16b0101_1001_1001_1001)?1:0;/百分秒计数进程，每计满 100，cn 产生一进位always (posedge L
9、 or posedge CLR)beginif(CLR) begin /异步复位AN1,AN0=8h00;cn=1b0;endelse if(!PAUSE&AN3,AN2,AN1,AN0!=16b0101_1001_1001_1001)beginif(AN0=9) begin /低位是否为 9AN0=0;if(AN1=9) beginAN1=0;cn=1;endelse AN1=AN1+1;endelse beginAN0=AN0+1;cn=0;endendend/秒计数进程，每计满 60，LDO 闪烁报警always (posedge cn or posedge CLR)beginif(CL
10、R) begin AN3,AN2=8h00;endelse if(AN2=9)beginAN2=0;if(AN3=5); elseAN3=AN3+1;endelse AN2=AN2+1;endalways(posedge CLK or posedge CLR)beginif(CLR)cnt=1b0;elsecnt=cnt+1b1;endalways(posedge cnt15 or posedge CLR)beginif(CLR)display=4b1110;else/if(cnt15)begindisplay3:1=display2:0;display0 =display3;endendal
11、ways(* )begincase(display)4b1110:type_temp=AN0;4b1101:type_temp=AN1;4b1011:type_temp=AN2;4b0111:type_temp=AN3;default:type_temp=AN0;endcaseendalways(* )begincase(type_temp)4d0:out_display = 8b11000000;4d1:out_display = 8b11111001;4d2:out_display = 8b10100100;4d3:out_display = 8b10110000;4d4:out_disp
12、lay = 8b10011001;4d5:out_display = 8b10010010;4d6:out_display = 8b10000010;4d7:out_display = 8b11111000;4d8:out_display = 8b10000000;4d9:out_display = 8b10010000;default:out_display = 8b11111000;endcaseendendmodule实验总结：在数电课程中我们只是简单的接触了 verilog 语言，但是没有实际运用过，这次实验对于我们来说是一个很好的锻炼，同时对于我来说也是个很大的挑战。通过自己的努力和同学的帮助，我也终于可以自己设计数字电路了。同时这次实验也让我学会了 Xilinx ISE 的使用，虽然第一节课模拟了一下，但是始终还是带有疑问，通过这几天和同学的讨论我终于弄懂了 Xilinx 的使用。所以说这次实验让我受益匪浅。
