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1、EDAde 试卷及答案一、单项选择题：（20 分）1IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为_ D _。A .瘦 IP B.固 IP C.胖 IP D.都不是2综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，_ D _是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射
2、过程，并且这种映射关系是唯一的，即综合结果是唯一的。3大规模可编程器件主要有 FPGA、CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正确的是_C_。A. FPGA 全称为复杂可编程逻辑器件；B. FPGA 是基于乘积项结构的可编程逻辑器件；C.基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；D.在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。4进程中的信号赋值语句，其信号更新是_C_。A.按顺序完成； B.比变量更快完成；C.在进程的最后完成； D.都不对。5 VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构
3、体两部分，结构体描述_ B _。A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。6不完整的 IF 语句，其综合结果可实现_ A _。A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路7子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化） ，以及提高运行速度（即速度优化） ；指出下列哪些方法是面积优化_ B _。流水线设计 资源共享 逻辑优化串行化 寄存器配平关键路径法A. B. C. D. 8下列标识符中，_ B _是不合法的标识符。A. State0 B. 9moon C. Not_Ack_0 D. signall9关于
4、VHDL 中的数字，请找出以下数字中最大的一个：_ A _。A. 2#1111_1110# B. 8#276#C. 10#170# D. 16#E#E110下列 EDA 软件中，哪一个不具有逻辑综合功能：_ B _。A. Max+Plus II B. ModelSimC. Quartus II D. Synplify二、EDA 名词解释，写出下列缩写的中文（或者英文）含义：（14 分）1. LPM 参数可定制宏模块库2. RTL 寄存器传输级3. UART 串口（通用异步收发器）4. ISP 在系统编程5. IEEE 电子电气工程师协会6. ASIC 专用集成电路7. LAB 逻辑阵列块三、V
5、HDL 程序填空：（10 分）LIBRARY IEEE; - 8 位分频器程序设计USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PULSE ISPORT ( CLK: IN STD_LOGIC;D : IN STD_LOGIC_VECTOR (7 DOWNTO 0);FOUT: OUT STD_LOGIC );END;ARCHITECTURE one OF PULSE ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_
6、LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLKEVENT AND CLK = 1 THENIF CNT8 = 11111111 THEN CNT8 := D; -当 CNT8 计数计满时，输入数据 D 被同步预置给计数器CNT8FULL LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S 0);34 END CASE;35 END PROCESS;36 END one;在程序中存在两处错误，试指出，并说明理由：提示：在 MAX+PlusII 10.2 上编译时报出的第一条错误为：Error
7、:Line 15: File */led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector”第 15 行， 错误：整数 0 不能直接赋值给 TMP 矢量改正：TMP 0);第 16 行， 错误：ELSE IF 缺少一条对应的 END IF 语句改正：将 ELSE IF 改为关键字 ELSIF第 2 页 共 5 页五、VHDL 程序设计：（16 分）设计一数据选择器 MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器 MUX 的结构体。(a) 用 if 语句。 (b)
8、用 case 语句。 (c) 用 when else 语句。Library ieee;Use ieee.std_logic_1164.all;Entity mymux isPort ( sel : in std_logic_vector(1 downto 0); - 选择信号输入Ain, Bin : in std_logic_vector(1 downto 0); - 数据输入Cout : out std_logic_vector(1 downto 0) );End mymux;Architecture one of mymux isBeginProcess (sel, ain, bin)Be
9、ginIf sel = “00” then cout cout cout cout cout = not bin;End case;End process;End two;Architecture three of mymux isBeginCout = ain and bin when sel = “00” elseAin xor bin when sel = “01” elseNot ain when sel = “10” else not bin;End three;六、根据原理图写出相应的 VHDL 程序：（10 分）Library ieee;Use ieee.std_logic_11
10、64.all;Entity mycir isPort ( A, B, clk : in std_logic;Qout : out std_logic);End mycir;Architecture behave of mycir isSignal ta, tb, tc;Begintc = ta nand tb;Process (clk)BeginIf clkevent and clk = 1 thenTa = A;Tb = B;End if;End process;Process (clk, tc)BeginIf clk = 1 thenQout = c;End if;End process;End behave;
