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1、电介质刻蚀面临材料和工艺的选择半导体加工中，在晶片表面形成光刻胶图形，然后通过刻蚀在衬底或者衬底上面的薄膜层中选择性地除去相关材料就可以将电路图形转移到光刻胶下面的材料层上。这一工艺过程要求非常精确。但是，各种因素例如不断缩小的线宽、材料毒性以及不断变大的晶片尺寸等都会使实际过程困难得多。Applied Materials 公司电介质刻蚀部总经理 Brian Shieh 说：“前段（FEOL）和后段（BEOL）电介质刻蚀的要求各不相同，因此要求反应器基本功能具有很大的弹性，对于不同的要求都能够表现出很好的性能。” Dow Chemical 公司新技术部总监 Michael Mills 说：“从
2、目前和近期的发展来看，电介质刻蚀设备还不会出现很大问题。”“目前的研究重点是双嵌入式工艺、低 k 材料和高纵宽比接触孔的刻蚀。Hitachi High Technologies America 公司高级工艺经理 Jason Ghormley 说：“ 氧化硅刻蚀要求能够精确控制各向异性刻蚀过程，尽量减少侧壁钝化层，同时保证整体结构比较完美。这是氧化硅刻蚀的一个普遍问题，因为其工艺控制与化学反应相关。对于氧化硅刻蚀来说，在反应器中使用含硅材料是非常有用的，因为它能控制氟原子和含碳自由基的比例，有助于在垂直方向的刻蚀反应和控制侧壁钝化层之间取得平衡。”后段和前段面临的问题Shieh 认为双嵌入式工艺
3、是很复杂的应用，因为它涉及到各种各样的材料以及相应的整合问题，例如光刻胶或 BARC 对微通孔（via）的部分或全部填充、多层掩膜版的使用、硬掩膜层或金属掩膜层的使用等。他说：“我们需要的是一整套解决方案，不管用户的要求是什么，它都能很好地达到要求。方法之一是使刻蚀具有很宽的工艺窗口，能够提供经过优化的最佳工艺条件和很好的工艺控制能力，满足下一代材料和技术的要求。这些新功能可以同时解决前段（FEOL）和后段（BEOL）面临的各种问题。当然，对于 FEOL和 BEOL 来说，也许还需要做一些很小的调整，但是其基本功能应该是一样的。”前段（FEOL）的主要问题是刻蚀结构变得越来越小，纵宽比变得越来
4、越大，因此重点是如何确保正确的选择比以及如何控制刻蚀后的结构和顶部/底部 CD，“从硬件角度来看，为了缩短等离子体存活时间，必须提高气体流量和降低气体压力。此外，控制离子密度和能量分布也是非常重要的。”Shieh 说，“从工艺角度来看，必须合理控制刻蚀粒子混合物中各组分的比例，使等离子体化学反应过程得到优化。”还有一个比较普遍而且重要的问题是如何减小刻蚀工艺对低 k材料的破坏。现在，半导体正在向低 k 工艺发展。为此，人们设计了各种 BEOL 整合方案，希望能够尽可能减小有效电容。Shieh 说：“众所周知，在电介质刻蚀过程中，低 k 材料会受到各种物理或电化学的伤害。Applied Mate
5、rials 等公司为此进行了深入研究，发现通过刻蚀设备各种软硬件特征结构和功能的设计与开发，可以尽可能提高刻蚀工艺窗口，在超低压/低能环境中有效地完成光刻胶的原位去除，最大程度地保持低 k 材料的介电常数。洁净工作模式则可以消除氟记忆效应。这些新功能可以进一步保证 k 值不变，并且在同一反应器中完成多步工艺，缩短工艺周期。”选择比问题Mills 非常清楚选择比问题给电介质刻蚀带来的困扰。他说：“人们普遍认为实际生产过程必须能够达到 20:1 以上的选择比。”也就是说，欲刻蚀材料的刻蚀速度必须比图形定义层材料的刻蚀速度快 20 倍以上。“以前，通常用光刻胶作为图形定义和阻止刻蚀的材料。当欲刻蚀材
6、料为氧化硅或 FSG 时，只需使氧化物的刻蚀速度比光刻胶快 20 倍以上就可以了。这一要求并不太高，因为光刻胶是有机物，而氧化硅或 FSG 是无机物，性质完全不一样。但是对于SiLK（低 k 电介质）来说，我们就必须先问问自己该如何进行刻蚀。因此 SiLK 和光刻胶一样，都是有机物。目前所采用的方法是在光刻胶和 SiLK 之间增加一层无机薄膜层，SiLK 刻蚀之前先通过刻蚀反应将光刻胶图形转移到无机薄膜层上，然后对 SiLK 进行刻蚀。经过图形转移的无机薄膜层在 SiLK 刻蚀过程中起到与光刻胶类似的作用。SiLK 和氧化硅的刻蚀选择比可以高达 40:1。”问题在于有些材料既不是有机物也不是无
7、机物，而是介于两者之间。“现在，你需要一些与有机/无机混合物或类 OSG 材料相比，刻蚀速度更慢的物质。”Mills 说。“ 解决办法有三种。第一种方法是在刻蚀时采用多层堆叠硬掩膜技术，硬掩膜可以是有机、无机甚至是金属层。因为金属材料的化学性质与无机材料和有机材料完全不同，所以可能找到合适的化学反应满足选择比的要求。材料主要有三种：有机、无机或金属。最好不要采用复合材料或混合物作为掩膜层。”“第二种方法是在顶部增加一层、两层甚至是三层硬掩膜层。刻蚀不同纵宽比结构（例如沟道、via 等）时，由于各层材料堆叠在一起，因此总有与欲刻蚀材料化学性质完全不同的一层材料暴露在外面。”UMC，IBM 和一些
8、其它公司采用增加薄金属层例如钛或钛化物的方法，否则某些刻蚀工艺将缺乏必要的选择比。第三种方法是 NEC 为 130nm 和 90nm 技术提出的单嵌入式工艺，他们采用先刻蚀 via 然后再刻蚀沟道的方法。该技术可以达到线宽分布均匀性的要求。但是，从成本角度来看，这只是一个折中方案。当电介质由有机和无机材料组成（例如 OSG 材料）时，情况变得更加复杂。尽管碳含量的增加会降低介电常数，但是同时也会对电介质/光刻胶之间的刻蚀选择比造成严重的影响。令人感兴趣的是，另外一种降低 k 值的办法（增加孔洞或空气）却能改善刻蚀选择比。刻蚀多孔氧化硅时，可以采用光刻胶进行图形定义并作为刻蚀掩膜层。氧化硅/光刻
9、胶的刻蚀速度比为 20:1，而多孔氧化硅可以使刻蚀速度加快 23 倍，因此多孔氧化硅和光刻胶的选择比可以高达 40:1或 60:1。也就是说，只需提高无机或有机材料的多孔程度就可以显著提高其相对于掩膜层的刻蚀速度。当然，只有当材料组成发生变化、性质与光刻胶或掩膜层材料接近时才会出现以上问题。另外一个严重的问题是刻蚀对材料的损伤，有时这种损伤在SEM 下甚至根本就看不见。“对于密度较高的氧化硅、FSG 来说，刻蚀只是去除了表面上的材料，不会对内部结构造成损伤。”Mills说。“但是，当你对具有不同化学性质的结构或材料进行刻蚀时，很难找到合适的化学反应使所有层的刻蚀速度都保持一致。对于同时具有有机
10、和无机功能或组成的混合材料来说，最好能够找到合适的刻蚀气体，使刻蚀过程中对 Si-键和 C-键的攻击速度与它们在 ILD材料中的浓度成比例。不幸的是，实际上很难使这两种反应按照相同的速度进行。更严重的问题是在进行下一步湿法清洗或阻障层（barrier）沉积工艺之前，你不知道会造成多么严重的损伤。因此，当发现清洗或 barrier 沉积问题时，有时其原因要追溯到好几步之前的刻蚀工艺。”有时，你甚至会发现 OSG 刻蚀结构非常完美，但是清洗后 CD变化 50%的情况。对于 barrier 沉积工艺来说，刻蚀工艺形成的侧壁表面结构可以带来两种截然不同的效果：也许很幸运，也许是一场恶梦。如果其表面结构
11、平整连续，而且没有断痕或倒置的侧壁斜面结构，barrier 沉积的工艺窗口就很大。对于氧化硅或 FSG 双嵌入式结构来说，这是非常正常的情况，因为刻蚀选择比很高。“我们正在研究如何避免侧壁表面结构上所谓“veiling”、“bat wings”和微观沟道等缺陷。barrier 沉积和 ECD 工程师非常害怕这些问题。 ”Mills 说，“低密度结构的侧壁表面具有 1nm、2nm 和 4nm 等差异（不均匀性），这也会对 barrier 工艺造成挑战。”“没有人能同时解决所有问题。我们必须根据相应材料进行特别的选择和处理。”Tegal 公司市场部总监 John Almerico 说，“ 我们在铁
12、电材料的刻蚀方面具有丰富的经验，因此在高 k 领域我们具有一定的技术优势。钝化层（passivation）刻蚀是我们的另一专长，对这些非关键层电介质我们可以采用非常成熟的技术进行刻蚀，因此具有明显的成本优势。此外，我们非常关注将电介质材料用作硬掩膜层的发展趋势，这是一个很新的领域。”刻蚀工艺的变化与转折随着半导体向 193nm 光刻的发展，电介质刻蚀也面临着新的转折。Lam Research 公司电介质刻蚀产品部副总裁 Jeff Mark 介绍说，这一转折发生在逻辑器件和存储器的 90nm 开发和 130nm 大批量生产阶段，并促进了存储器生产向 110nm 技术的迈进。前段（FEOL）的挑战
13、主要在于刻蚀纵宽比的增大，特别是DRAM 电容器结构。当半导体技术从 110nm 转移到 90nm 时，很难刻蚀出那么深（2.5um）的结构，同时还保持光刻胶的完整性和选择比，并获得预期的刻蚀结构和性能。人们正在寻求各种替代技术例如牺牲掩膜层技术（包括多晶硅或多层抗刻蚀掩膜层）以突破这些限制。后段的主要挑战则在于各种低 k 材料的应用。半导体正在向碳掺杂氧化硅、OSG 等材料发展，其中有些使用了有机低 k 材料。193nm 光刻胶的工艺窗口和使用条件明显比 248nm 光刻胶更加苛刻。193nm 光刻胶必须很薄。“我们如何才能做到高选择比，刻蚀出又深又小的特征结构，同时保证孔洞或线条边缘表面的
14、平整性呢？”Marks 问道。“你必须确保线条或孔洞边缘没有皱纹等缺陷。但是你所使用的光刻胶比以前的更加容易受到损伤，对离子轰击也更加敏感。”Lam 对双频率等离子体进行了优化，从而可以调整离子能量和尽量减小对光刻胶的损伤。“我们还对反应器内的气体反应和操作方法进行了深入研究，改善了光刻胶的选择性。”Marks 说。“ 尽量避免多层光刻胶或多晶硅硬掩膜的使用可以大大节省成本。我们可以利用很薄的 193nm 光刻胶刻蚀出很深的结构，在有些情况下甚至可以取消多层硬掩膜的使用。”典型的多层光刻胶（MLR）结构由很薄一层 193nm 光刻胶、OSG 或其它电介层以及一层厚光刻胶组成。最上层的 193n
15、m 光刻胶用于定义图形，然后将图形转移到下面的氧化硅和厚光刻胶层作为最终刻蚀用的掩膜层。在后段，为了缩短工艺周期和降低成本，原位（in situ）处理的概念正被越来越多的人所接受。“人们希望能够在同一反应器中对多层薄膜进行处理，并且避免记忆效应影响下一层材料的刻蚀。”Marks 说。“有些 65nm 或 45nm 刻蚀方案非常繁琐，需要在 10 个不同的反应器中进行 10 层不同的刻蚀步骤，这不太现实。我们发现限制等离子体的空间分布可以尽量减小记忆效应，双频结构则可以对聚合物进行有效的处理，从而实现某些薄膜层的原位处理。”刻蚀过程中，会在低 k 材料表面形成一层保护性阻隔层。“我们需要保留这层
16、阻隔层，但是同时又要尽量降低反应器内的氟含量。”Marks 说。“有好几种原位处理方法可供选择：你可以先对晶片进行刻蚀，然后清理反应器中残留的聚合物，最后进行光刻胶的去除。但是，由于晶片仍然在反应器中未取出来，因此清理反应器中残留聚合物的同时也会去除晶片上的保护性阻隔层。另外一种方法是尽可能减少反应器内部的聚合物沉积量。当你用氧等离子体或氢等离子体进行光刻胶去除的同时也就完成了反应器中残留聚合物的清理，使保护性阻隔层可以保持较长时间，尽可能减小对刻蚀材料的损伤程度。”保持生产过程中的 CD 控制也开始成为问题。过去，CD 控制曾经是栅极刻蚀的一个难题，现在电介质刻蚀也开始出现同样的问题。“我们必须仔细监控后段双嵌入式结构的 CD 控制和前段栅极的 CD控制。许多器件制造商仍然使用电介质刻蚀设备进行栅极硬掩膜层的刻蚀，此时 CD 控制应该更加严格。只要看一下接触孔的密度有多高，你就知道 CD 控制应该有多严格，否则一定会出现问题。到 90nm 和 65nm 工艺时，CD 变动范围要求必须控
