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1、个人收集整理 勿做商业用途摘要频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称基础时间为1秒。基础时间也可以大于或小于一秒。基础时间越长，得到的频率值就越准确，但基础时间越长则没测一次频率的间隔就越长。基础时间越短， 测的频率值刷新就越快，但测得的频率精度就受影响。 本文数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波， 方波或其它周期性变化的信号。关键词：数显、频率计、时基、protues仿真、555构成多谐振荡器简易数字频率计的设计数字频率计是直接用十进制数字来显示被测量信号频率的一种测量装置
2、,它不仅可以测量正弦波、方波、三角波和尖端冲信号的频率，而且还可以测量它们的周期。频率，就是周期性信号在单位时间 （1s) 内变化的次数若在一定时间间隔 T 内测得这个周期性信号的重复变化次数为 N ，则其频率可表示为 f=N/T 。原理框图中，被测信号 Vx经放大整形电路变成计数器所要求的脉冲信号，其频率与被测信号的频率fx相同.时基电路提供标准时间基准信号，其高电平持续时间t1=1s,当1s信号来到时,闸门开通,被测脉冲信号通过闸门，计数器开始计数，直到1s信号结束时闸门关闭,停止计数。若在基础时间1S内计数器计得的脉冲个数为N,则被测信号频率fx=NHz.逻辑控制电路的作用有两个：一是产
3、生锁存脉冲,使显示器上的数字稳定；二是产生“0”脉冲，使计数器每次测量从零开始计数。译码显示器逻辑控制电路锁存器N计数器控制电路T放大整形电路时基电路Vx1.简易数字频率计的结构框图1.电路设计方案及其论证1-1 ICM7216D构成数字频率计电路图1。1由ICM7216D构成的数字频率计由ICM7216D构成的10MHZ频率计电路采用+5V单电源供电。高精度晶体振荡器和构成10MHz并联振荡电路，产生时间基准频率信号，经内部分频后产生闸门信号。输出分别连接到相应数码显示管上。ICM7216D要求输入信号的高电平大于3.5V，低电平小于1.9V，脉宽大于50ns，所以实际应用中，需要根据具体情
4、况增加一些辅助电路。优点:这个电路由于芯片集成度相对较高，所以电路设计较为简单，操作比较简单。而且精确度高.缺点：对于芯片不太熟悉，而且由于集成度太高,缺少电路设计，仿真软件中并没有这个芯片。由于输出级需要相应的辅助电路，为电路设计带来很大麻烦。1。2 运用单片机设计数字频率计1.2-2单片机引脚图1.2-1单片机数字频率计结构框图频率计的计数和显示部分可以由单片机及其最小系统完成，将适用于计数以及显示的程序烧入单片机内,再根据时基电路、放大整形电路、倍频锁相电路一起构成频率计。由于学过单片机相关教程，掌握一定的编程能力，所以用单片机实现数字频率计还是可行的。优点:由于用到单片机，控制电路计数
5、等功能通过编写程序实现，减少了相关硬件的使用，降低了成本。而且利用C语言程序有很强的可修改性.缺点：利用单片机需要最小系统，还需要了解最小系统，而且对于编程能力要求很高,对于初学者来说要求还是过高了。1.3我的电路分析 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号.它一般由放大整形电路、时基电路、逻辑控制电路、闸门电路、计数器、锁存器、译码器、显示器等几部分组成.其基本原理是用一个频率稳定度高的频率源作为基准时钟,对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称基础时间为1秒。基础时间也可以大于或小于一秒.待测信号经过放大
6、整形电路之后，输出一个与待测信号同频率的矩形脉冲信号,该信号在检测闸门经过选通信号的合成,产生计数信号。控制脉冲经过控制器中的门电路分别产生锁存信号和计数器清零信号。计数信号并与锁存信号和清零复位信号共同控制计数、锁存和清零三个状态，然后通过数码显示器件进行显示。 1.31数字频率计整体框图待测频率信号由C5正极输入经过放大整形之后成为方波，由74LS00的6输出，并输入74LS390的计数器中，使74LS390正常计数。555定时器构成多谐振荡器产生方波使得t1=1s，t2=0.25s由3输出并作为控制信号使74LS390计数一秒后停止计数。74LS123的单稳态触发器产生锁存信号的脉冲,触
7、发74LS273将计数器的数值输送给数码显示管，使其显示输入的频率值整体电路图如下1。32简易数字频率计的整体电路图2单元电路的说明及其各参数的计算。2。1放大整形电路放大整形电路由三极管与74LS00等组成，其中三极管组成放大器将输入频率为周期信号如正弦波、三角波等进行放大.与非门74LS00构成施密特触发器,它对放大器的输出信号进行整形,使之成为矩形脉冲。其电路图如下2。11放大整形电路其中由C1端输入未知频率的波，74LS00组成的施密特触发器将从3DG00放大的信号进行整形变换,得到需要的方波.2.12 74LS00功能表 2.1-3 74LS00管脚图2。2时基电路时基电路的作用是产
8、生一个标准时间信号(高电平持续时间是1s），由定时器555构成的多谐震荡器产生（当标准时间的精度要求较高时,应通过晶体震荡器分频获得）。若震荡器的频率，其中。由公式和，可计算出电阻R1、R2及电容C的值。若取电容C=10uF，则 k 取标称值36 kk 取=47 k，RP =100 k其电路图如下2.21 时基电路电路图附555定时器工作原理555定时器是一种模拟电路和数字电路相结合的中规模集成电路，其管脚排列如图(A）与内部结构如图（B）所示。 （A） （B）2.22 555定时器管脚图和内部结构图它由分压器、比较器、基本R-S触发器和放电三极管等部分组成。分压器由三个5的等值电阻串联而成.
9、分压器为比较器、提供参考电压，比较器的参考电压为，加在同相输入端，比较器的参考电压为，加在反相输入端。比较器由两个结构相同的集成运放、组成.高电平触发信号加在的反相输入端，与同相输入端的参考电压比较后,其结果作为基本R-S触发器端的输入信号；低电平触发信号加在的同相输入端，与反相输入端的参考电压比较后，其结果作为基本RS触发器端的输入信号。基本RS触发器的输出状态受比较器、的输出端控制。由555定时器组成的多谐振荡器如图(C)所示，其中R1、R2和电容C为外接元件。其工作波如图(D）所示。设电容的初始电压，t时接通电源，由于电容电压不能突变，所以高、低触发端，比较器1输出为高电平，输出为低电平
10、，即，（1表示高电位，0表示低电位），触发器置,定时器输出此时，定时器内部放电三极管截止，电源经，向电容充电，逐渐升高。当上升到时，输出由翻转为，这时，触发顺保持状态不变.所以0t期间，定时器输出为高电平。 2.23 555定时器构成多谐振荡器图 时刻，上升到，比较器的输出由变为，这时，触发器复，定时器输出。期间，,放电三极管导通，电容通过放电。按指数规律下降，当时比较器输出由变为，触发器的,的状态不变，的状态仍为低电平。时刻，下降到，比较器输出由1变为0,R-S触发器的1，0,触发器处于1，定时器输出。此时电源再次向电容C放电，重复上述过程。通过上述分析可知，电容充电时,定时器输出,电容放电
11、时,0，电容不断地进行充、放电,输出端便获得矩形波.多谐振荡器无外部信号输入，却能输出矩形波,其实质是将直流形式的电能变为矩形波形式的电能。由图（D）可知，振荡周期.为电容充电时间，为电容放电时间。充电时间 放电时间 矩形波的振荡周期因此改变、和电容C的值，便可改变矩形波的周期和频率。2.3 逻辑控制电路根据图原理框图b所示波形,在时基信号II结束时产生的负跳变用来产生锁存信号,锁存信号的负跳变又用来产生清“0信号V.脉冲信号和V可由两个单稳态触发器74LSl23产生，它们的脉冲宽度由电路的时间常数决定.设锁存信号和清“0”信号V的脉冲宽度相同,如果要求tw=0。02s ，则有tw=0。45R
12、extCext=0。02s，若取Rext=10k，则Cext=tw/0。45Rext=4.4uf，取标称值4。7uf,由74LSl23的功能表可得，当, 触发脉冲从 1A端输入时，在触发脉冲的负跳变作用下，输出端1Q可获得一正脉冲端,一非Q端可获得一负脉冲,其波形关系正好满足原理框图 b所示波形和V的要求。手动复位开关S按下时，计数器清“ 0 ”。其电路图如下2.31 逻辑控制电路电路图其中U1A中的A端接时基电路的输入端和由74LS00构成的闸门的一个输入，电源电压均选择为5V以得到高电平.Q端接到由74LS273的CP端。U2A的Q端接到作为开关的74LS00的一端输入.附74LS123工
13、作原理2。32 74LS123管脚图引出端符号：CEXT1、CEXT2外接电容端Q1、Q2正脉冲输出端/Q1、/Q2负脉冲输出端/CLR1、/CLR2直接清除端（低电平有效）A1、A2负触发输入端B1、B2正触发输入端2.33 74LS123的功能表H高电平L低电平X任意低到高电平跳变高到低电平跳变一个高电平脉冲一个低电平脉冲极限值2.4锁存器锁存器的作用是将计数器在1S 结束时所计得的数进行锁存，使显示器上能稳定地显示此时计数器的值,如图6（b)所示,1S 计数时间结束时，逻辑控制电路发出锁存信号L，将此时计数器的值送译码显示器。根据题目要求4位数字显示，即计数需用4位十进制计数器,共有16
14、个计数输出端，故锁存器可用两片8D锁存器74LS273来完成上述锁存功能。当闸门时间到时，逻辑控制电路一方面关闭计数闸门停止计数,另一方面产生锁存信号L，将计数值锁存并送译码显示.可见在电路设计时,只需将74LS273的数据输入端接个计数器的相应输出端，将74LS273的输出端接译码器的相应输入端，同时将锁存信号L接74LS273的时钟输入端即可.附74LS273工作原理是带有清除端的8D触发器,只有在清除端保持高电平时，才具有锁存功能，锁存控制端为11脚CLK，采用上升沿锁存。 CPU 的ALE信号必须经过反相器反相之后才能与74LS273的控制端CLK 端相连。74LS273是8位数据/地址锁存器，他是一种带清除功能的8D触发器（1)。1脚是复位CLR，低电平有效，当1脚是低电平时,输出脚2（Q0）、5（Q1）、6(Q2)、9（Q3）、12（Q4)、15（Q5)、16（Q6）、19（Q7)全部输出0,即全部复位；（2）。当1脚为高电平时，11（C
