《基本数字集成电路设计培训课件》由会员分享，可在线阅读，更多相关《基本数字集成电路设计培训课件（213页珍藏版）》请在金锄头文库上搜索。
1、集成电路设计基础,第十章 基本数字集成电路设计(补充),华南理工大学 电子与信息学院 广州集成电路设计中心 殷瑞祥 教授,基本数字集成电路设计(补充),静态传输逻辑设计 静态恢复逻辑设计 动态恢复逻辑设计 时序电路设计基础,第十章基本数字集成电路设计(补充),10.1 CMOS静态传输逻辑设计,10.1.1 常规CMOS传输门逻辑电路,按NMOS传输网络原理来设计一4选1数据选择器,控制变量X0和X1的一切组合都有通路，故该电路不会出现高阻态，是一个完备的网络。,若将NMOS传输门改为CMOS传输门，则必须添加P管，接上互补的控制信号。,10.1.1 常规CMOS传输门逻辑电路(续),然而，一
2、对一地简单替换来构造上述的4选1数据选择器是不行的。因为P管与N管之间连接线太多。,10.1.1 常规CMOS传输门逻辑电路(续),其实，在两个传输门串联点上，P管与N管的连接点是可以省掉的。省掉以后的电路变为如右图所示电路。减少了连接点，版图得到简化。,10.1.1 常规CMOS传输门逻辑电路(续),仔细对比，可以发现这两种电路是有区别的。,前一种电路的输出,式中的下标C表示是CMOS传输门。于是，F实际上等于,而后一种电路的输出,10.1.1 常规CMOS传输门逻辑电路(续),前一种电路说明了在这一类CMOS传输网络中，每个传输门单元都是CMOS传输门。而后一种电路则是，传输网络作为整体来
3、讲是CMOS的，但对每一个传输门而言并不是CMOS的。 这后一种电路不仅省掉了每一个传输门内部P管与N管之间的连接，而且允许把所有P管集中在一起，把所有的N管集中在一起，有利于版图设计。比如，把8个N管一起做在P阱中，或者把8个P管一起做在N阱中，在结构上比较合理。,10.1.1 常规CMOS传输门逻辑电路(续),这样设计出来的CMOS传输网络两大缺点： 1) 需要一批P管和一批N管。这就需要将P平面连接到N平面，那是因为输入信号I0I3既要加到N管，又要加到P管，它的布线占了很大的芯片面积。特别是对于16选1的数据选择器，那16位线必须水平垂直水平。阱与器件之间的Channel Stop也占
4、了很多空间。因而，CMOS传输网络在面积方面比NMOS要损失很多。 2) 在输出端F处，所有的P管与所有的N管全部连在一起，输出电容比NMOS加倍，使得CMOS传输网络的速度不及NMOS传输网络。 由于这两个缺点的存在，人们就不大愿意采用CMOS传输网络。可是，NMOS传输网络也有致命的缺点，电平蜕化，限制了级连数目。这就说明了，有必要开发新的CMOS传输网络。,10.1.2 CMOS差动开关晶体管逻辑(DPTL),CMOS DPTL(Differential Pass-Transistor Logic)的目的是： 消除大批的速度较慢的P管，以恢复NMOS传输网络的种种优点。 发挥N阱工艺的优
5、势。N阱是做P管的，N管是做在阱外的。把大批N管做在阱外，可以提高整个芯片的性能。,10.1.2 CMOS差动开关晶体管逻(DPTL)(续),具体的方法是，将所有的输入变量进行差分编码，再将编码过的信号通过一个差分的传输网络，然后进行译码，将它译成正确的数据。如图所示。,10.1.2 CMOS差动开关晶体管逻(DPTL)(续),这个CMOS DPTL电路中不用P管。 DPTL电路实际上是由两组NMOS传输网络组成的。这两组采用完全相同的控制信号，但所传送的却是差分信号，一组原量与一组非量。这样，尽管NMOS传输门在传输逻辑“1”时有电平蜕化现象，但终会有一组（或一路）是不蜕化的，因为它传输的是
6、逻辑“0”。,10.1.2 CMOS差动开关晶体管逻辑(DPTL)(续),当然，把传输“1”改为传输“0”，数据将出错。但是我们把原量与非量分别集中，再分别加到一个缓冲器的两端，把它转化为正确的极性，这就是译码。 DPTL的译码缓冲器的电路如图所示。,可以发现，这个缓冲器实际上是一个CVSL(Cascade Voltage Switch Logic)反相器。又经过一对反相器输出，加强其驱动能力。,原量 传输,非量 传输,10.1.2 CMOS差动开关晶体管逻(DPTL)(续),显然，这个CVSL译码器和缓冲器都是CMOS的。这样，整个DPTL电路都可认为是CMOS的。其实，在它的传输网络中，是
7、没有P管的，但在功能上，却是CMOS的。 我们在下一章介绍CVSL电路，可以发现DPTL电路与CVSL电路非常相似。但在CVSL电路中，交叉反馈的P管的任务是将另一支N逻辑树转变为等价的P树。而在DPTL电路中，交叉反馈的P管任务是译码，把两组差分传送的信号转变为统一的极性。,10.1.2 CMOS差动开关晶体管逻(DPTL)(续),DPTL电路的优点: 1） 不用P管，全是N管，速度快。 2） 全部用N管，连线简单，寄生参数少，硅片面积省。 3） 可以发挥NWell工艺的优点。 4） 输出电容减半，速度与NMOS传输网络一样，但没有电平蜕化的限制，具有CMOS传输网络的优点。 5）由于多了一
8、半N管，又多了一批反相器和一个译码缓冲器，所以占用的硅片面积比NMOS传输网络多。然而，当CMOS DPTL用作状态机或序列机时，本来就需要附加主从触发器，而现在可用差分锁存器来替代，故总面积增加不多。,第十章基本数字集成电路设计(补充),10.2 CMOS静态恢复逻辑电路设计,CMOS静态恢复逻辑电路,以反相器为基础而构成的逻辑电路称为静态恢复逻辑电路。 所谓静态是指不存在预充电放电机制。 所谓恢复逻辑电路是指电路存在着一个逻辑电平噪声容限，当输入信号电平受到的噪声干扰小于规定的容限时，输出能恢复到确定的逻辑电平。,10.2.1 全互补标准CMOS电路,CMOS静态恢复逻辑以反相器为基础。
9、N管与P管都是驱动管， 都受输入信号控制的。 P管与N管都是传输门， P管传“1”、 N管传“0”。 传输“0”的逻辑正好与传输“1”的逻辑互补： N管高电平控制传输“0” P管低电平控制传输“1”,10.2.1.1 与非门,与非门：全高出低，有低出高（全1出1，有0出0）。,卡诺图的22个最小项中，只有1个元素是传输“0” ，其余的3个都传输“1”。故传输门的输出为:,前两项都是非量控制传“1” ，用P管最合适。,注意， “+”号，说明这两项是并联的，可以线或。,最后一项是原量控制传“0”，宜用N管实现，可用两个传输门串联实现。,10.2.1.1 与非门 (续),CMOS与非门的结构如图。
10、在P管阵列，两个传输门并联，接到Vdd。 在N管阵列，两个传输门串联，接地。,如果要增加与非门的输入端数，结构该怎样变化？,10.2.1.2 或非门,或非门：全低出高，有高出低（全0出1，有1出0）。,卡诺图有3个最小项是传输“0”的，只有1个最小项传“1”。,前两项原量控制传“0”，可以“线或”接地。 宜用N管。,最后一项非量控制传“1”，宜用P管，传输门串联接Vdd。,P管阵列，两个传输门串联，接Vdd。 N管阵列，两个传输门并联，接地。,P管和N管阵列阵列逻辑结构的对偶关系,“与非门”和“或非门”的两个例子指出： P管阵列的逻辑结构正好是N管阵列的对偶：串联并联 NMOS阵列是原量控制（
11、高电平有效）， PMOS阵列是非量控制（低电平有效）， N型阵列和P型阵列可以接同一个输入信号，分别传输不同输入信号值。 线或对于“1”逻辑应并联后接Vdd，对于“0”逻辑应并联后接GRND，,10.2.1.3 复杂的“与或非”电路,解：因为含有5个变量，利用卡诺图分析有困难。,已知：,求：实现上述布尔表达式的CMOS逻辑电路。,先利用原量表达式设计N管阵列MOS传输门，接地传“0”。,根据De-Morgan定理，将上式转化为非量形式，再利用非量表达式设计P管阵列MOS传输门，接Vdd，传“1”。,10.2.1.3 复杂的与或非电路 (续),10.2.1.3 复杂的与或非电路 (续),全互补标
12、准CMOS电路特点： 电路中PMOS管的数目与NMOS管的数目相同。如果输入变量共有k个，则总共需要2k个晶体管。 形成一种全互补电路。若一阵列是串联，则另一阵列必定是并联。 管子数量多，功能、集成度较低。 由于管子多，版图可能比较复杂。只有设计得当，版图才会有规则。,设计举例6输入与非门,6输入与非门版图,10.2.2 伪NMOS逻辑,全互补CMOS电路的缺点是管子数太多。这么多的P管仅仅为了传输卡诺图中的互补项，能否省掉？能否象NMOS电路那样，用一个负载管替代？为此，美国AT S1闭合时，S2断开。,由于S2是断开的，环路是断开的。已经传输到节点Q的信息无法再进入反相器1进行锁存。这时，
13、信息是存放在放大器的栅极电容中。直到S2闭合，S1断开，形成闭合环路。原来保存在放大器栅极电容上的信息又再次进入反相器1，形成闭合锁存。这时，S1是断开的，不会有新的数据进入环路，不会有任何干扰。,10.4.3.1 锁存机理:环路控制型,D(t)是t时刻的输入数据的状态。Q(t)是t时刻的输出数据的状态。Q(t-1)是t-1时刻的Latch的状态（Q(t-1)是D(t-1)产生的）。,电路特性,Q(t)=D(t)，S1闭合，S2断开 Q(t)=Q(t-1)，S1断开，S2闭合,用传输门来代替开关S1和S2，并由时钟控制。可以构造出一系列新的电路。,10.4.3.2 半静态锁存器: NMOS、C
14、MOS电路,NMOS 半静态锁存器,CMOS 半静态锁存器,用N管代替S1，P管代替S2，可以构成CMOS半静态电路，只需要单时钟。,半静态锁存器:双时钟 CMOS电路,双时钟 CMOS电路,共需8个管子。(前二种电路只需6个管子，但有电平蜕化问题),半静态锁存器: C2MOS电路,在时钟控制下，上述电路在有限时间内，利用闭环来锁存信息，类似静态电路。但它却在开环情况下更新数据，所以称为半静态锁存器。 电路中含有两个CMOS传输门和两个CMOS反相器。两个反相器都在闭环内。有一个传输门在环内，另一个在环外。 在讨论C2MOS电路和DFF2电路时，曾经把CMOS反相器同CMOS传输门结合起来，把
15、传输门装进反相器内，还可以克服电荷共享问题，设计了一种较好的D触发器DFF2。 利用这一观点可改进半静态触发器。,半静态锁存器电路： C2MOS电路(续),10.4.4 动态锁存器,10.4.4.1 反馈与锁存,静态电路是以恢复逻辑为基础的。N级反相器串联成为一个序列时，前级的输出立即驱动后级。在理想情况下，不考虑各级时延，整个序列的输出将是立即响应输入。输出数据反相与否取决于级数N。,双稳态锁存,将输出反馈到输入端，构成正反馈还是负反馈取决于N。,若N是偶数，是正反馈，可以形成双稳态锁存信息。,静态锁存的闭环中，反相器个数总是偶数，一般N=2。,10.4.4.2 刷新与锁存,动态电路是以传输
16、门与电容为基础的，即以开关和电容为基础。把N个开关和电容网络串联成一个序列时，数据并不能自动地驱动后级，只有当开关交替地接通和断开，才能把数据一级一级地向前推进。,传输门与反相器交替级联动态移位寄存器,由于存在电荷共享问题，这一动态电路链实际上是一条指数衰减的延迟线。为了克服这个缺点，在动态链中必须插入反相器来隔离。传输门与反相器交替级联是动态移位寄存器的最佳结构。经过N个节拍，输入数据将到达输出端。,传输门与反相器交替级联动态移位寄存器,表面上看来，它与N级反相器串联构成的序列极其相似。但实际上完全不一样。在静态反相器链中，是立即响应，及时输出的，在链中不存储信息。只有加了正反馈，形成双稳态后才能存储1bit。而动态链本身就是一个动态移位寄存器，不加任何反馈就可以存储N/2 bit的信息。,输出数据是原量或非量取决于N（反相器的个数）。,传输门与反相器交替级联动态移位寄存器,将动态链的输出再反馈给输入端，将发现一些新的现象。 因为动态链的输出是N个节拍前的输入数据（原量或非量）。无论N是奇数还是偶数，都是经历了N个节拍后的，它与新进来的数据之间的关系，谈不上
