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1、基于VerilogHDL语言的FPGA设计课程作业学院：研究生学院专业班级：电研12班姓名：曹雅萍 学号：1202810068作业题目：基于verilog语言的74LS163设计完成日期：2013年5月15日1、 设计要求 74LS163是的可预置四位二进制同步清除计数器。本设计是用Verilog语言编程实现74LS163的功能仿真。二、顶层设计结构图EPETCLKCRQ3:0LDDCBA74LS163三、 模块详细设计3.1规范说明 图逻辑：功能表：3.2 端口定义信号名称信号类型详细说明CR输入同步清零，低有效CLK输入时钟LD输入置数，高有效EPET输入使能端，高有效D输入数据输入C输入
2、数据输入B输入数据输入A输入数据输入Q3：0输出数据输出3.3 代码module LSlk; input ld; input 1:0epe163(cr,clk,ld,epet,d,c,b,a,Q); input cr,ct; input d,c,b,a; output 3:0Q; reg 3:0Q; always(posedge clk) if(!cr) Q=4b0000; else if(!ld) begin Q=Q; end else case(epet) 2b0x: begin Q=Q;end 2bx0: begin Q=Q;end 2b11: begin Q=Q+1b1;end end
3、case endmodule3.4 激励代码module LS163_test; reg cr,clk; reg 1:0epet; reg ld; reg d,c,b,a; wire 3:0Q; LS163 U1(.cr(cr),.clk(clk),.ld(ld),.epet(epet), .d(d),.c(c),.b(b),.a(a),.Q(Q); initial begin ld=1b1;epet=2b00;cr=1b0; end initial clk=1b0; always #20 clk=clk; initial begin #20 cr=1b0; #40 cr=1b1; #40 ld=1b0; #80 ld=1b1; #140 epet=2b0x; #160 epet=2bx0; #200 epet=2b11; end initial begin a=1b1; b=1b0; c=1b0; d=1b1; endendmodule 3.4 仿真结果 四、 结论和问题本次设计中，由于书写激励的过程中与设计中的变量为对应，再给输入变量赋值的时候一直写成是给Q赋值，所以一直出现错误。吸取教训，日后改正！
