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1、实验二:Architecture Wizard和PACE -设计原理,实验工程VHDL设计结构。 1)连接KCPSM3和程序ROM; 2)将UART宏和KCPSM3连接-输入/输出端口和波特 率时钟; 3)使用固定间隔的定时器产生中断,使用中断响应信 号。 思考:打开工程分析顶层文件,了解上面功能实现 的方法,实验二:Architecture Wizard和PACE -设计原理,实验二:Architecture Wizard和PACE -设计原理,实验二:Architecture Wizard和PACE -设计原理,实验二:Architecture Wizard和PACE -设计原理(输入端口
2、),实验二:Architecture Wizard和PACE -设计原理(输出端口),实验二:Architecture Wizard和PACE -设计原理(输入端口),Rx宏及操作时序,实验二:Architecture Wizard和PACE -设计原理(输出端口),UART_Tx宏及操作时序,实验二:Architecture Wizard和PACE -UART波特率生成,实验二:Architecture Wizard和PACE -PicoBlaze内的RAM空间的分配,实验二:Architecture Wizard和PACE -软件发送策略,实验二:Architecture Wizard和P
3、ACE -软件接收策略,实验二:Architecture Wizard和PACE -设计原理,该设计要求一个55MHz时钟。硬件开发平台上包含 有50MHz时钟,使用Architecture Wizard来产生DCM, 该DCM输出55MHz时钟,并例化该模块到设计中。,实验二:Architecture Wizard和PACE -DCM原理,数字时钟管理模块(Digital Clock Manager, DCM)是基于Xilinx的高端FPGA产品中内嵌的IP模块。 在时钟的管理与控制方面,DCM与其它时钟管理模块 (比如DLL),功能更强大,使用更灵活。DCM的功能 包括消除时钟的延时、频率
4、的合成、时钟相位的调整等系 统方面的需求。DCM的主要优点在于: 1、实现零时钟偏移(Skew),消除时钟分配延迟, 并实现时钟闭环控制; 2、时钟可以映射到PCB上用于同步外部芯片,这样就 减少了对外部芯片的要求,将芯片内外的时钟控制一体 化,以利于系统设计。,实验二:Architecture Wizard和PACE -DCM原理,DCM共由四部分组成,其中包括DLL模块、数字频 率合成器DFS(Digital Frequency Synthesizer)、数字移 相器DPS(Digital Phase Shifter)和数字频谱扩展器DSS (Digital Spread Spectrum
5、)。 对于DCM模块来说,其用户需要配置的参数包括输 入时钟频率范围、输出时钟频率范围、输入/输出时钟允 许抖动范围等。,实验二:Architecture Wizard和PACE -DCM符号,实验二:Architecture Wizard和PACE -配置DCM模块,打开lab2工程,在处理子窗口中,双击Create New Source,弹出下面的窗口,选择IP,并输入文件名,1,my_dcm, 点击 “Next”。 下面解释选 项:,实验二:Architecture Wizard和PACE -配置DCM模块,在线逻辑分析仪生成向导 IP核生成器向导 约束实现向导 原理图生成向导 状态图生
6、成向导 仿真用测试波形生成向导 Verilog语言模块输入向导 用Verilog生成仿真平台向导 VHDL语言模块输入向导 VHDL库生成向导 VHDL程序包生成向导 用VHDL语言生成仿真平台向导,实验二:Architecture Wizard和PACE -配置DCM模块,IP(Intelligent Property)核是具有知识产权核的集 成电路芯核总称,是经过反复验证过的、具有特定功能 的宏模块,与芯片制造工艺无关,可以移植到不同的半 导体工艺中。 到了SOC阶段,IP核设计已成为ASIC电路设计公司 和FPGA提供商的重要任务,也是其实力体现。对于 FPGA开发软件,其提供的IP核越
7、丰富,用户的设计就越 方便,其市场占用率就越高。目前,IP核已经变成系统 设计的基本单元,并作为独立设计成果被交换、转让和 销售。,实验二:Architecture Wizard和PACE -配置DCM模块,从IP核的提供方式上,通常将其分为软核、硬核和 固核这3类。从完成IP核所花费的成本来讲,硬核代价 最大;从使用灵活性来讲,软核的可复用使用性最高。 软核在EDA设计领域指的是综合之前的寄存器传输 级(RTL)模型(比如KCSPM3); 固核在EDA设计领域指的是带有平面规划信息的网 表; 硬核在EDA设计领域指经过验证的设计版图(芯片 内专用的宏模块,比如DCM);,实验二:Archit
8、ecture Wizard和PACE -配置DCM模块,按下图选择模块,并点击“Next”按钮,然后点 击 “Finish”按钮。出现下面的界面:,2,实验二:Architecture Wizard和PACE -配置DCM模块,按右图配置,并点 击“Next”按钮。,3,实验二:Architecture Wizard和PACE -配置DCM模块,按下图配置,并点击“Next”按钮。,4,实验二:Architecture Wizard和PACE -配置DCM模块,按右图配置,并点击“Finish”按钮。,5,实验二:Architecture Wizard和PACE -配置DCM模块,查看工程文件
9、,看到my_dcm加入到工程中,下面将该模块添加到设计中,6,实验二:Architecture Wizard和PACE -声明和例化DCM模块,在工程窗口中选中my_dcm.xaw文件; 在处理子窗口中,选择View HDL Instatiation Template ,并双击产生例化模版。,1,2,实验二:Architecture Wizard和PACE -声明和例化DCM模块,添加元件声明语句到: 添加元件例化语句到 ,并完成程序例化,3,4,实验二:Architecture Wizard和PACE -声明和例化DCM模块,打开文件uart_clock.vhd,在该位置添加: - Sign
10、als for DCM signal clk55MHz : std_logic; 在顶层实体文件中,添加端口, 保存文件,5,6,7,实验二:Architecture Wizard和PACE -分配引脚位置,实验二:Architecture Wizard和PACE -分配引脚位置,将使用PACE来为设计分配引脚。并且验证引脚分配报 告。 在工程下,选中uart_clock.vhd文件 在处理子窗口中,选择User Contraints, 并展开,选 择Floorplan IO-Pre-Synthesis,并 双击。,1,2,实验二:Architecture Wizard和PACE -分配引脚位
11、置(约束目标),clk:与50MHz晶振连接,位置为FPGA芯片的P80引脚 lock:连接到led0,位置为FPGA芯片的p33 alarm:连接到led1,位置为FPGA芯片的p31 rx:连接到MAX323芯片的接收数据端,位置为FPGA的p184 tx:连接到MAX323芯片的发送数据端,位置为FPGA的p18,实验二:Architecture Wizard和PACE -分配引脚位置,按下图输入引脚的位置 保存设置,3,4,实验二:Architecture Wizard和PACE -查看引脚分配和内部逻辑的关系,在Device Architecture窗口中,将其放大,直到能 看到引脚
12、的标号。 退出PACE。,5,6,实验二:Architecture Wizard和PACE -查看引脚分配,在工程窗口中,选中uart_clock.ucf文件,并在处理 子窗口中,选择User Constraints,并展开,选择Edit Contraints(Text),并点击打开。,7,实验二:Architecture Wizard和PACE -查看引脚分配,实验二:Architecture Wizard和PACE -所用到的配置模式原理,主串行模式下载结构图,实验二:Architecture Wizard和PACE -进行硬件的验证,在PC机上打开超级终端,选择开始-所有程序-附 件-超
13、级终端.弹出下面的界面,给个名字,点击“确 定”按钮。选择连接时使用COM1,具体和计算机有关。,1,实验二:Architecture Wizard和PACE -进行硬件的验证,设置超级终端的参数,并点击确定按钮。,2,实验二:Architecture Wizard和PACE -进行硬件的验证,准备下载代码到FPGA芯片中,验证设计;连接JTAG 下载电缆,RS-232串口电缆到EXCD-1板上,并给板上 电。 选中工程窗口的uart_clock.vhd 文件,并选择处理子窗口内的选项 Configure Target Device,并双击该选 项。,3,4,实验二:Architecture
14、Wizard和PACE -进行硬件的验证,出现右图界面,选 择默认设置-自动扫描 和配置JTAG扫描链, 点击“Finish”按钮。,5,实验二:Architecture Wizard和PACE -进行硬件的验证,只要硬件工作条件是正常的,则出现下面的界面, 在JTAG上有xcf04s PROM芯片和xc3s500e FPGA芯片, 然后弹出配置文件对话框,此时,不需要配置PROM。,6,实验二:Architecture Wizard和PACE -进行硬件的验证,给xc3s500e 芯片选择配置文件:uart_clock.bit,该文件由 ISE软件根据设计文件uart_clock.vhd自动
15、生成。 在iMPACT界面下,将鼠标移动到xc3s500e芯片上, 然后右击鼠标,选择Programming Options,弹出界面选择“ok”出现,出现编程进度条,当编程成功时,出 现“Program Succeeded” 否则“Failure”,如果出现“Failure”,则重复前面的过程。,7,8,实验二:Architecture Wizard和PACE -进行硬件的验证,在超级终端界面上出现 KCPSM3_提示符,下面就 可以通过超级终端界面和 KCPSM3进行交互。,9,实验二:Architecture Wizard和PACE -操作UART实时时钟,可以输入命令操作 UART实时
16、时钟,在命令行 提示符输入命令time,然后 以hh:mm:ss显示当前的时 间;,1,实验二:Architecture Wizard和PACE -操作UART实时时钟,在命令行提示符输入 命令alarm,然后以格式 hh:mm:ss显示报警时间;,2,实验二:Architecture Wizard和PACE -操作UART实时时钟,输入命令“alarm on”,来激活报警时间; 输入命令“alarm 00:00:30”设置报警时间为30秒; 输入命令“time 00:00:00”来设置时间。观察led1灯 的变化; 输入命令“alarm off”,来关闭报警时间。观察led1 灯的变化。,6,3,4,5,实验三:全局时钟约束 -实验内容,该设计将通过输入全局时钟约束条件来指定时序要 求,并且通过使用各种时