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1、4-1,4.1 现代高档微机系统的存储器体系结构 4.2 半导体存储器的分类与选用原则 4.3 存储器芯片和存储条的接口特性 4.4 内存储器系统的构成原理 4.5 高速缓存器（Cache)基本原理 4.6 虚拟存储器基本原理 4.7 PC系列微机的内存配置及其管理,第四章 存储器,4-2,4.1 现代高档微机系统的存储器体系结构,4.1.1 分级存储器结构,4.1.2 虚拟存储器结构,4-3,4.1 现代高档微机系统的存储器体系结构,4.1.1 分级存储器结构,高速缓存的引入，把慢速的内存当高速内存来使用。,4.1.2 虚拟存储器结构,虚拟存储器技术是在内存与外存之间引入相应的硬件和软件，把
2、大容量的外存当大容量的内存来使用。,4-5,4.2.1 半导体存储器的分类,4.2 半导体存储器的分类与选用原则, ROM的类型, RAM的类型,掩模ROM,PROM,EPROM,E2PROM,Flash ROM,SRAM,DRAM,IRAM,NVRAM,半导体存储器从功能和应用角度主要有两大类:,4-6,Flash ROM的特点:,4.2.1 半导体存储器的分类,兼具有EEPROM、SRAM和DRAM的优点： 速度高、密度大；非易失； 内含命令、状态寄存器，可在线编程； 可整片/按扇区/按页面/按字节擦写； 有数据保护、保密能力。,Flash ROM应用： 主板、显卡BIOS 移动存储器 M
3、P3播放器 数码相机、摄像机存储卡 嵌入式、便携式系统电子盘,4-7,4.2.2 存储器芯片的选用原则,4.2 半导体存储器的分类与选用原则,1. ROM与RAM的选用,2. ROM类型的选用,3. RAM类型的选用,4. 芯片型号的选用,掩模ROM,PROM,EPROM,E2PROM,Flash ROM,SRAM,4个层面,4-8,4.3 存储器芯片和存储条的接口特性,设计/扩展存储器系统的基础,4.3.1 各类存储芯片的接口共性,4.3.2 DRAM的接口特殊性,4.3.3 DRAM存储条及其接口特性,了解存储芯片的接口特性,实质上就是要了解它有哪些与CPU总线相关的信号线，以及这些信号线
4、相互间的定时关系；在此基础上,进而弄清楚这些信号线与CPU的三大总线应如何连接。,4-9,4.3.1 各类存储芯片的接口共性,1.各类存储器芯片的通用引脚 从与CPU接口的特性看，各类存储器芯片除电源线和地线外，一般都有以下四类外部引脚信号线：,4.3 存储器芯片和存储条的接口特性,用于选择存储器存储单元,用于向存储器芯片写入或从存储器芯片读出数据,用于选择存储器芯片,用于控制存储器芯片中数据的读出或写入,4-10,2. 与CPU的连接特性,4.3.1 各类存储芯片的接口共性,4类接口 信号线（电源线除外）,数据线,地址线,片选线,读/写控制线,直连,直连,地址 译码器,DB,低位,高位,AB
5、,匹配 直连,等待产生电路,CB相应线,CPU,关键：高低位AB如何划分,根据译码方式的不同，可有三种常用片选控制方法： 1、线选法 2、全译码法 3、局部译码法,4-11,4.3.2 DRAM的接口特殊性,动态刷新,地址线二路复用,2. DRAM接口的特殊性, DRAM芯片集成度高，存储容量大，为节省外部引脚，其地址输入一般采用两路复用锁存方式,1. DRAM在原理和结构上与SRAM有很大不同：, DRAM是靠电荷存储器件（或电容）存储信息，由于电容存在漏电现象，不停电也会导致信息丢失。,4.3 存储器芯片与CPU的接口特性,4-12,4.3.3. DRAM存储条及其接口特性,1.DRAM存
6、储条,4.3 存储器芯片与CPU的接口特性,微机系统中使用的内存都是将多片DRAM芯片塑封在一个长条型印刷电路板上的DRAM内存条，以便于减小体积、扩充容量和更换模块。内存条有以下三种结构: SIMM（Single In-Line Memory Module） DIMM（Dual In-Line Memory Module） RIMM（Rambus In-Line Memory Module）,4-13,2.DRAM存储条实物样例,3.各类内存条接口特性及安装规则,4.3.3. DRAM存储条及其接口特性,4-14,4.4 内存储器系统的构成原理,用存储器芯片构成存储器系统,存储器结构的确定
7、单体？多体？,存储器芯片的选配,存储器接口的设计 关键,三项任务：,4-15,4.4.1 存储器结构的确定,在微机系统中，为能支持多种数据宽度操作，存储器一般都按字节编址，以字节为单位构成。所以： 对8位微机，用单体结构 对16位微机，用双体结构 对32位微机，用4体结构 ,4-16,1. 双体存储器结构示例（80286存储器）,A0A23 BHE 80286 D0D15,地址 锁存器,4.4.1 存储器结构的确定,A1A23,A0,BHE,地址总线,D0D7,D8D15,数据总线,偶数存储体,奇数存储体,FFFFFE,FFFFFC, ,000002,000000,000003,000001,
8、 ,FFFFFD,FFFFFF,4-17,2. 8体存储器结构示例（Pentium存储器）,4.4.1 存储器结构的确定,4-18,4.4.2 存储器芯片的选配,位扩展 字扩展 字位扩展,存储器芯片的选配包括芯片的选择和组配两方面。其中，存储器芯片的组配又包括：,4-19,4.4.2 存储器芯片的选配,通过位扩展，满足（8位）字长要求。, 地址、片选、读/写控制线并连, 数据线分连,等效的1K8位芯片, 位 扩 展 字 扩 展 字位扩展,例如，用1K1位芯片组成1KB存储器的位扩展设计如下：,4-20, 位 扩 展 字 扩 展 字位扩展,4.4.2 存储器芯片的选配,通过字扩展，满足字数（地址
9、单元数）要求。,例如，用1K8位的芯片（或芯片组）构成的4KB存储器的字扩展设计如下：,字扩展方法： 地址线、数据线、读/写等控制线并连 片选线分连,4-21, 位 扩 展 字 扩 展 字位扩展,4.4.2 存储器芯片的选配,当存储芯片的字长和存储单元数均不能满足存储器系统的要求时，就需要进行字位全扩展。包括两方面设计： 位扩展设计 字扩展设计,4-22,实际上就是要解决存储器同CPU三大总线的正确连接与时序匹配问题。而重点又是在地址分配的基础上实现地址译码。,1.存储器片选控制方法,2.存储器接口设计举例,4.4.3 存储器接口设计,4-23, 线选法 局 部 译码法 全 局 译码法,低位地
10、址线直接接片内地址，将余下的高位地址线分别作为芯片的片选信号。,1.存储器片选控制方法,用于片选的地址线(A14A11)在每次寻址时只能有一位有效，不允许同时有多位有效，因此，存储空间的利用率低。,4.4.3 存储器接口设计,4-24,部分高端地址线未参与译码，也存在地址重叠和地址不连续问题，一般在线选法不够用，而又不需要全部地址空间时使用，以简化译码电路。,对余下高位地址总线中的一部分进行译码，译码输出作为各存储器芯片的片选控制信号。, 线选法 局 部 译码法 全 局 译码法,1.存储器片选控制方法,4.4.3 存储器接口设计,4-25,与前两种译码方法相比，存储空间利用率最高且译出的地址连
11、续，不存在地址重叠问题，但译码电路最复杂。,对余下高位地址总线全部译码，译码输出作为各存储器芯片的片选控制信号。, 线选法 局 部 译码法 全 局 译码法,无论是局部译码还是全译码，译码方案既可采用门电路译码、译码器芯片译码，还可采用PROM芯片译码等。,1.存储器片选控制方法,4.4.3 存储器接口设计,4-26,2.存储器接口设计举例,例4.1 试用2732EPROM芯片为某8位微机系统(地址总线宽度为20位)构建一个32KB的程序存储器，要求存储器地址范围为F8000H至FFFFFH。,分析：2732为4K8位的EPROM芯片。此例不必进行位扩展，但要进行字扩展,即用8片2732芯片将存
12、储器字数扩展到32K个。 关键是在地址分配的基础上确定译码方案,4.4.3 存储器接口设计,4-27,解：（1）根据要求列出存储器地址分配表,4.4.3 存储器接口设计,4-28,（2）根据要求列出存储器地址分配表,4.4.3 存储器接口设计,4-29,(3) 确定译码电路,4.4.3 存储器接口设计,4-30,(4) 存储器电路,4.4.3 存储器接口设计,4-31,解：该例SRAM芯片字长不足8位,需用2个芯片为一组进行位扩展后，再进行字扩展。,例4.2 试用8K4位的SRAM芯片为某8088微机系统构成一个16KB的RAM存储器，RAM的起始地址为90000H。,(1)列出各芯片组的地址
13、范围和存储器地址位分配,4.4.3 存储器接口设计,4-32,（2）用门电路译码来产生2个芯片组的片选信号。字位扩展设计如下：,4.4.3 存储器接口设计,4-33,例4.3 试用16K8位的SRAM芯片为某8086微机系统设计一个256KB的RAM存储器系统，RAM的起始地址为00000H 。,解：此例要采用双体结构。这时，两个存储体中各存储芯片的地址位分配如下表所示。,4.4.3 存储器接口设计,4-34,译码方案选择：, 独立的地址译码, 统一的地址译码,4.4.3 存储器接口设计,4-35,4.4.3 存储器接口设计,4-36,4.5 高速缓存器（Cache)基本原理,4.5.1 高速
14、缓冲存储器结构,4.5.2 高速缓存器与内存的映像方式,4.5.3 高速缓存器的读/写过程,4.5.4 分级Cache结构与平均访存周期的估算,Cache是为了把由DRAM组成的大容量内存储器都看作是高速存储器而设置的小容量局部存储器,一般由高速SRAM构成。,Cache的有效性是利用了程序对存储器的访问在时间上和空间上所具有的局部区域性。,4-37,4.5.1 高速缓冲存储器结构,动画演示,4-38,4.5.2 高速缓存器与内存的映像方式,高速缓存中各页所存的位置与主存中相应页的映像关系，决定于对高速缓存的管理策略。从原理上，可以把映像关系分为三种方式：, 全关联方式 直接映射方式 分组关联
15、方式,4-39,1.全关联方式,4.5.2 高速缓存器与内存的映像方式,Cache和内存均分为若干个字节数相同的页。内存中的任一页都可被调入Cache的任一页中，所调入页的页号需全部存入地址索引机构中。寻址时,需将寻址地址同索引机构中的全部标记地址(页号)进行比较。,2.直接映射方式 Cache中全部单元被划分成大小固定的页；内存则被划分成段,段再被划分成与Cache大小相同的页。Cache中的各页只接收内存中相同页号的内容,地址索引机构中存放的标记地址是内存的段号。寻址操作时只需比较段号，无需比较页号,大大减少了地址比较次数。,3. 分组关联方式 这种方式是前两种方式的折中：Cache和内存
16、都分为对应的若干组；然后,组内直接映射，组间全关联映射。,4-40,4.5.3 高速缓存器的读/写过程,1.Cache的读过程 CPU将主存地址送往主存、启动主存读的同时，也将主存地址送往Cache，并将主存地址高位部分同存放在地址映象机构内部的地址标记相比较： 若CPU要访问的地址单元在Cache中(命中)，CPU只读Cache，不访问主存； 若不在(未命中)，这时就需要从主存中访问,同时把与本次访问相邻近的一页内容复制到Cache中，并在地址映象机构中进行标记。,4-41,2. Cache的写过程,4.5.3 高速缓存器的读/写过程,Cache的写操作与读操作有很大的不同，这是因为在具有Cache的系统中，同一个数据有两个拷贝，一个在主存，一个在Cache中。因此，当对Cache的写操作命中时，就会出现如何使Cache与主存内容保持一致的问题。针对这一情况，通常有如下几
