第三章 组合逻辑电路课件

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1、1,第三章 组合逻辑电路,2,数字系统中使用的电路称为逻辑电路或数字电路。逻辑电路又可分为： 组合逻辑电路 输出仅由当前的输入状态决定 时序逻辑电路 输出由当前和过去的输入状态决定 由已知的电路来判断电路功能的过程称为分析；根据一定的要求，如需要实现的功能、应用的环境等等 ，来确定电路的构成形式的过程称为设计或综合。 本章介绍组合逻辑电路的分析、设计。,3,学习要求： 了解组合逻辑电路的概念 熟练掌握组合电路分析和设计的基本方法 了解竞争、冒险的概念 掌握消除冒险的基本方法,若逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关，则称为组合逻辑电路。,4,定义

2、 实现 “ 与 ” 、 “ 或 ” 、 “ 非 ” 三种基本运算的门电路称为简单门电路。 1、 “ 与 ” 门 有两个或两个以上的输入端、一个输出端。 逻辑表达式为 F A B,3.1 逻辑门电路3.1.1简单逻辑门电路,5,6,2、 “ 或 ” 门 有两个或两个以上的输入端，一个输出端。 逻辑表达式为 F A + B 3 、 “ 非 ” 门 只有一个输入端 ,一个输出端。 逻辑表达式为,7,8,9,3.1.2复合逻辑门电路,复合门在逻辑功能上是简单逻辑门的组合，实际性能上有所提高。常用的复合门有 “ 与非 ” 门， “ 或非 ” 门、 “ 与或非 ” 门和 “ 异或 ” 门等。 1、“ 与非

3、 ” 门 使用 “ 与非 ” 门可以实现 “ 与 ” 、 “ 或 ” 、 “ 非 ”3 种基本运算 , 并可构成任何逻辑电路 , 故称为通用逻辑门。 只要变量有一个为0，则函数F为1；仅当变量全部为1时，函数F为0。,10,2、 “ 或非 ” 门 只要变量中有一个为1，则函数F为0；仅当变量全部为0时，函数F为1。 或非门同样可组成实现各种逻辑功能的逻辑电路。所以，或非门也是一种通用门。,11,3 、 “与或非” 门 仅当每一个“与项”均为0时，才能使F为1，否则F为0。,与或非门也是一种通用门。,12,4、 异或 门,“ 异或 ” 运算是一种特殊的逻辑运算 , 用符号 表示.,“ 同或 ”

4、运算用符号 表示， 逻辑表达式为：,变量A、B取值相同，F为0；变量A、B取值相异，F为1。,变量A、B取值相同，F为1；变量A、B取值相异，F为0。,由于同或实际上是异或之非，所以实际应用中通常 用异或门加非门实现同或运算。,13,3.2逻辑函数的实现,函数的表现形式和实际的逻辑电路之间有着对应的关系，而实际逻辑电路大量使用 “ 与非 ” 门、 “ 或非 ” 门、 “ 与或非 ” 门等。 3.2.1用 “ 与非 ” 门实现逻辑函数 第一步 求出函数的最简 “ 与 或 ” 表达式。 第二步 将其变换成 “ 与非 与非 ” 表达式。 第三步 画出函数表达式对应的逻辑电路图。,14,例3.1：用

5、“ 与非 ” 门实现逻辑函数 F(A,B,C,D)=ABC+ABC+BCD+BC 第一步：,15,16,17,3.2.2用 “或非 ” 门实现逻辑函数 第一步 求出函数的最简 “ 或 与 ” 表达式 第二步 将其变换成 “ 或非 或非 ” 表达式 第三步 画出函数表达式对应的逻辑电路图,18,例3.2：用 “ 或非 ” 门实现逻辑电路F(A,B,C,D)=CD+ACD+ABD+ACD,19,20,3.2.3用“与或非”门实现逻辑函数,第一步 求出函数的最简 “ 与 或 ” 表达式 第二步 将其变换成 “ 与 或 非 ” 表达式 第三步 画出函数表达式对应的逻辑电路图,21,例3.3：用 “ 与

6、或非 ” 门实现逻辑电路。,22,23,3.2.4用“异或”门实现逻辑函数,第一步 求出函数的最简形式 第二步 将其变换成 “ 异或 ” 表达式 第三步 画出函数表达式对应的逻辑电路图,24,例3.4见书上70页 例： 用异或门实现逻辑电路。,25,26,3.3组合逻辑电路的分析,分析的任务：根据给定的组合电路，写出逻辑函数表达式，并以此来描述它的逻辑功能，确定输入与输出的关系，必要时对其设计的合理性进行评定。 分析的一般步骤： 第一步： 写出给定组合电路的逻辑函数表达式 第二步： 化简逻辑函数表达式 第三步： 根据化简的结果列出真值表 第四步： 功能评述,27,例 3.5 ： 分析下图给定的

7、组合电路。,解：第一步： 写出逻辑函数表达式,28,第三步：列出真值表：,第二步： 化简逻辑函数表达式,第四步：功能评述：由真值可知 , 当 A 、 B 、 C 取相同值时， F 为 1, 否则 F 为 0 。所以该电路是一 个 “ 一致性判定电路”。,例3.6见书上P75,29,例 分析下图所示的逻辑功能,解 (1)由逻辑图写出逻辑式逐级写出各个逻辑门的逻辑函数表达式并化简： G1门,30,G2门 G3门 G4门,(2)由逻辑式列出真值表,31,(3)分析逻辑功能当输入信号不是同为1或0时，输出为1；否则，输出为0。这种逻辑关系称为“异或”。,32,例 分析所示逻辑电路的功能。,解：,(1)

8、据逻辑图写出输出函数的逻辑表达式,33,(3)分析功能：为三位数奇偶校验电路。,34,例 分析所示逻辑电路的功能。,解：,(1)据逻辑图写出逻辑表达式,并化简,35,(2)列真值表,(3)分析功能： 符合二进制相加原则，A、B为两加数，S为和，C为高位进位；该电路为运算器中的半加器。,36,3.4组合逻辑电路的设计,设计任务： 根据给定要求的文字描述或逻辑函数，在特定条件下，找出用最少的逻辑门来实现给定逻辑功能的方案，并画出逻辑电路图。 设计的一般步骤： 第一步 ： 根据逻辑要求建立真值表 第二步 ： 根据真值表写出逻辑函数的 “ 最小项之 和 ” 表达 式 第三步 ： 化简并转换为适当的形式

9、 第四步 ： 根据表达式画出逻辑电路图,37,3.4.1单输出组合电路设计,例3.7，3.8，3.9，3.10见书上P76-83 例 设计一个比较两个三位二进制数是否相等的数值比较器。 解令：两个3位二进制数分别为A=a3a2a1，B=b3b2b1，比较结果为函数F。当A=B时，F为1；否则F为0。 显然，这是一个有6个输入变量，1个输出函数的组合逻辑电路。 建立给定问题的逻辑描述 由于二进制数A和B相等，必须同时满足a3=b3、a2=b2、a1=b1，而二进制中ai=bi只有ai和bi同时为0或者同时为1两种可能，因此，该问题可用逻辑表达式描述如下：,38, 求出逻辑函数最简表达式 假定将上

10、述逻辑表达式展开成与-或表达式，则表达式中包含8个6变量与项。（请问：若用与非门实现给定功能，需要多少个与非门？） 选择逻辑门类型并进行逻辑函数变换 假定采用异或门和或非门实现给定功能，可将逻辑表达式作如下变换：,39,画出逻辑电路图。 根据变换后的表达式可画出逻辑电路图如图所示。,40,3.4.2多输出组合电路设计,例3.11，3.12，3.13见书上P73-90,41,3.5组合逻辑电路中的竞争与冒险 3.5.1竞争与冒险的产生,前面讨论组合逻辑电路时，只研究了输入和输出稳定状态之间的逻辑关系，而没有考虑信号传输中的时延问题，实际上，信号经过任何逻辑门和导线都会产生时间延迟，这就使得当电路

11、所有输入达到稳定状态时，输出并不是立即达到稳定状态。 一般来说，延迟时间对数字系统是一个有害的因素。例如，使得系统操作速度下降，引起电路中信号的波形参数变坏，以及产生竞争险象等问题。,42,在实际逻辑电路中，各路径上延迟时间的长短与信号经过的门的级数有关，与具体逻辑门的时延大小有关，还与导线的长短有关，因此，信号经过同一电路中的不同路径所产生的时延一般来说是各不相同的。从而输入信号经过不同路径到达输出端的时间也就有先有后，这就好像一场赛跑，各运动员到达终点的时间有先有后一样，这种现象称为竞争现象。 竞争：由于延迟时间的影响，使得输入信号经过不同路径到达输出端的时间有先有后，这一现象称为竞争。

12、在逻辑电路中，竞争现象是随时随地都可能出现的，可以更广义地把竞争现象理解为多个信号到达某一点有时差所引起的现象。,43,电路中竞争现象的存在，使得输入信号的变化可能引起输出信号出现非预期的错误输出，这一现象称为险象。 险象：由竞争导至的错误输出信号。 并不是所有的竞争都会产生错误输出。通常，把不产生错误输出的竞争称为非临界竞争，而导致错误输出的竞争称为临界竞争。 注意！组合电路中的险象是一种瞬态现象，它表现为在输出端产生不应有的尖脉冲，暂时地破坏正常逻辑关系。一旦瞬态过程结束，即可恢复正常逻辑关系。,44,例如，如图所示是由与非门构成的组合电路，该电路有3个输入变量，1个输出函数。,45,假定

13、每个门的延迟时间为tpd，则实际输入、输出关系可用右图所示的时间图来说明。当A由低电平变到高电平时，最后到达门G4输入端的是由同一个A 信号经不同路径传输而得到的两个信号e和g，e和g的变化方向相反，并具有一个tpd 的时差。显然，图中处存在一次竞争。但因门G4是一个与非门，e和g竞争的结果，使门G4的输出保持为高电平，所以，这次竞争是一次非临界竞争。但当A由高电平变为低电平时，e和g同样要在门G4上发生竞争，且e和g在一个tpd的时间内同时为高电平，根据门G4的与非逻辑特性，输出F必然会出现一个负跳变的尖脉冲(如图中处所示)。也就是说，这次竞争的结果产生了险象，是一次临界竞争。 ,由互补律可

14、知，函数F的值应恒为1，即当B=C=1时，无论A怎样变化，输出F的值都应保持1不变。然而，当考虑电路中存在的时间延迟时，该电路的实际输入、输出关系又将怎样呢？,46,险象的分类：,组合电路中的险象可根据输入变化前后，输出是否相同而分为静态险象和动态险象。 静态险象：如果在输入变化而输出不应发生变化的情况下，输出端产生了短暂的错误输出，则这种险象称为静态险象。 动态险象:如果在输入变化而输出应该发生变化的情况下，输出在变化过程中产生了短暂的错误输出，则称这种险象为动态险象。,47,除了分为静态险象和动态险象外，还可有偏“0”型险象与偏“1”型险象。 若在输入变化而输出应当为1的情况下出现瞬时的0

15、，即1-0-1型的输出，这种冒险通常称为偏1型冒险；反之，若在输入变化而输出应当为0的情况下出现瞬时的1，即0-1-0型的输出，这种冒险通常称为偏0型冒险。值得指出的是，组合电路中的动态险象一般都是由静态险象引起的。因此，如果消除了电路中的静态险象也就消除了动态险象。,48,3.5.2险象的 判 断,判断一个电路是否可能产生险象的方法有代数法和卡诺图法。 1.代数法： 检查是否存在某个变量 X ， 它同时以原变量和反变量 的形式出现在函数表达式中； 如果上述现象存在，则检查表达式是否可在一定条件下成为 X+X 或者 X X 的形式，若能则说明与函数表达式对应的电路可能产生险象。 例书上P93-

16、94,49,例 试判断函数表达式F=(A+B)(A+C)(B+C) 描述的逻辑电路中是否可能产生险 象。 解： 从给出的函数表达式可以看出，变量A和B均具备竞争条件。先考察变量B，为此将A和C的各种取值组合分别代入函数表达式中，结果如下： AC=00F=BBAC=01 F=BAC=10 F=0AC=11 F=1 可见，当A=C=0时，B的变化可能使电路输出产生险象。用同样的方法考察A，可发现当B=C=0 时，A的变化也可能产生险象。,50,2.卡诺图法,首先作出函数卡诺图，并画出和函数表达式中各“与”项对应的卡诺圈。然后观察卡诺图，若某两个卡诺圈存在“相切”关系，即两卡诺圈之间存在不被同一卡诺圈包含的相邻最小项，则该电路可能产生险象。（当描述电路的逻辑函数为“与-或”表达式时，采用卡诺图来判断险象比代数法更为直观、方便。） 例书上P94,51,3.5.3险象的消除,为了使一个电路可靠地工作，设计者应当设法消除或避免电路中可能出现的险象。如何消除或避免电路中可能出现的险象？有如下几种常用的方法。1. 用增加冗余项的方法消