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1、第10章 Verilog操作符,学习内容： 熟悉Verilog语言的操作符,操作符类型,下表以优先级顺序列出了Verilog操作符。注意“与”操作符的优先级总是比相同类型的“或”操作符高。本章将对每个操作符用一个例子作出解释。,最高,最低,优先级,Verilog中的大小(size)与符号,Verilog根据表达式中变量的长度对表达式的值自动地进行调整。 Verilog自动截断或扩展赋值语句中右边的值以适应左边变量的长度。 当一个负数赋值给无符号变量如reg时，Verilog自动完成二进制补码计算,module sign_size; reg 3:0 a, b; reg 15:0 c; initi
2、al begin a = -1; / a是无符号数，因此其值为1111 b = 8; c= 8; / b = c = 1000 #10 b = b + a; / 结果10111截断, b = 0111 #10 c = c + a; / c = 10111 end endmodule,算术操作符,module arithops (); parameter five = 5; integer ans, int; reg 3: 0 rega, regb; reg 3: 0 num; initial begin rega = 3; regb = 4b1010; int = -3; /int = 111
3、11111_1101 end initial fork #10 ans = five * int; / ans = -15 #20 ans = (int + 5)/ 2; / ans = 1 #30 ans = five/ int; / ans = -1 #40 num = rega + regb; / num = 1101 #50 num = rega + 1; / num = 0100 #60 num = int; / num = 1101 #70 num = regb % rega; / num = 1 #80 $finish; join endmodule,+加 -减 *乘 /除 %模
4、,将负数赋值给reg或其它无符号变量使用2的补码算术。 如果操作数的某一位是x或z，则结果为x 在整数除法中，余数舍弃 模运算中使用第一个操作数的符号,注意integer和reg类型在算术运算时的差别。integer是有符号数，而reg是无符号数。,逻辑操作符,module logical (); parameter five = 5; reg ans; reg 3: 0 rega, regb, regc; initial begin rega = 4b0011; /逻辑值为“1” regb = 4b10 xz; /逻辑值为“1” regc = 4b0z0 x; /逻辑值为“x” end in
5、itial fork #10 ans = rega join endmodule,！not reg 3: 0 rega, regb; reg 3: 0 bit; reg log; initial begin rega = 4b1011; regb = 4b0000; end initial fork #10 bit = rega; / num = 0100 #20 bit = regb; / num = 1111 #30 log = !rega; / num = 0 #40 log = !regb; / num = 1 #50 $finish; join endmodule,！ logical
6、 not 逻辑反 bit-wise not 位反,逻辑反的结果为一位1，0或x。 位反的结果与操作数的位数相同,逻辑反操作符将操作数的逻辑值取反。例如，若操作数为全0，则其逻辑值为0，逻辑反操作值为1。,一元归约操作符,module reduction(); reg val; reg 3: 0 rega, regb; initial begin rega = 4b0100; regb = 4b1111; end initial fork #10 val = join endmodule, reg 9: 0 num, num1; reg 7: 0 rega, regb; initial rega
7、 = 8b00001100; initial fork #10 num 3; / num = 00_0000_0001 #20 regb 3 ; / regb = 0000_0001 #30 num 2; /rega = 1111_1100 #50 num1 2;/num1=00_1111_1100 #60 $finish; join endmodule,逻辑右移 逻辑左移,移位操作符对其左边的操作数进行向左或向右的位移位操作。 第二个操作数（移位位数）是无符号数 若第二个操作数是x或z则结果为x,在赋值语句中，如果右边(RHS)的结果: 位宽大于左边，则把最高位截去 位宽小于左边，则零扩展,
8、 将左边的操作数右移右边操作数指定的位数,左移先补后移 右移先移后补,建议：表达式左右位数一致,关系操作符,module relationals (); reg 3: 0 rega, regb, regc; reg val; initial begin rega = 4b0011; regb = 4b1010; regc = 4b0 x10; end initial fork #10 val = regc rega ; / val = x #20 val = regb = rega ; / val = 1 #40 val = regb regc ; / val = 1 #50 $finish;
9、 join endmodule,大于 =大于等于 =小于等于,其结果是1b1、1b0或1bx。,无论x为何值，regbregc,rega和regc的关系取决于x,相等操作符,赋值操作符，将等式右边表达式的值拷贝到左边。,注意逻辑等与 case等的差别,=,逻辑等,= =,case等,= = =,2b1x=2b0 x 值为0，因为不相等 2b1x=2b1x 值为x，因为可能不相等，也可能相等,2b1x=2b0 x 值为0，因为不相同 2b1x=2b1x 值为1，因为相同,a = 2b1x; b = 2b1x; if (a = b) $display( a is equal to b); else
10、 $display( a is not equal to b);,a = 2b1x; b = 2b1x; if (a = b) $display( a is identical to b); else $display( a is not identical to b);,Case等只能用于行为描述，不能用于RTL描述。,相等操作符,逻辑等 逻辑不等,= ! =,module equalities1(); reg 3: 0 rega, regb, regc; reg val; initial begin rega = 4b0011; regb = 4b1010; regc = 4b1x10;
11、end initial fork #10 val = rega = regb ; / val = 0 #20 val = rega != regc; / val = 1 #30 val = regb != regc; / val = x #40 val = regc = regc; / val = x #50 $finish; join endmodule,其结果是1b1、1b0或1bx。 如果左边及右边为确定值并且相等，则结果为1。 如果左边及右边为确定值并且不相等，则结果为0。 如果左边及右边有值不能确定的位，但值确定的位相等，则结果为x。 !=的结果与= =相反,值确定是指所有的位为0或
12、1。不确定值是有值为x或z的位。,相等操作符,相同(case等) 不相同(case不等),= ! =,module equalities2(); reg 3: 0 rega, regb, regc; reg val; initial begin rega = 4b0011; regb = 4b1010; regc = 4b1x10; end initial fork #10 val = rega = regb ; / val = 0 #20 val = rega != regc; / val = 1 #30 val = regb = regc; / val = 0 #40 val = regc
13、 = regc; / val = 1 #50 $finish; join endmodule,其结果是1b1、1b0或1bx。 如果左边及右边的值相同（包括x、z)，则结果为1。 如果左边及右边的值不相同，则结果为0。 !=的结果与 = 相反,综合工具不支持,条件操作符,条件,?:,module likebufif( in, en, out); input in; input en; output out; assign out = (en = 1) ? in : bz; endmodule module like4to1( a, b, c, d, sel, out); input a, b,
14、 c, d; input 1: 0 sel; output out; assign out = sel = 2b00 ? a : sel = 2b01 ? b : sel = 2b10 ? c : d; endmodule,如果条件值为x或z，则结果可能为x或z,条件操作符,条件操作符的语法为： = ? :,registger = condition ? true_value:false_value；,其意思是：if condition is TRUE, then LHS=true_expression, else LHS = false_expression,每个条件操作符必须有三个参数，缺
15、少任何一个都会产生错误。 最后一个操作数作为缺省值。,上式中，若condition为真则register等于true_value；若condition为假则register等于false_value。一个很有意思的地方是，如果条件值不确定，且true_value和false_value不相等，则输出不确定值。,例如：assign out = (sel = 0) ? a : b;,若sel为0则out =a；若sel为1则out = b。如果sel为x或z，若a = b =0，则out = 0；若ab，则out值不确定。,级联操作符,级联, ,可以从不同的矢量中选择位并用它们组成一个新的矢量。 用于位的重组和矢量构造,module concatenation; reg 7: 0 rega, regb, regc, regd; reg 7: 0 new; initial begin rega = 8b0000_0011; regb = 8b0000_0100; regc = 8b0001_1000; regd = 8b1110_0000; end initial fork #10 new = regc 4: 3, regd 7: 5, regb 2, rega 1: 0; / new
