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1、 西安邮电学院 毕 业 设 计（论 文）题 目：分析实现2.5G Hz PLL 锁定检测电路 系 别： 计算机科学与技术 专 业： 电子信息科学与技术 班 级： 电科 班 学生姓名： 导师姓名： 职称： 教授 起止时间： 03月06日 至 06月11日西 安 邮 电 学 院毕业设计(论文)任务书学生姓名 指导教师何大壮职称教授系别计算机科学与技术专业电子信息科学与技术题目分析实现2.5GHz PLL锁定检测电路 任务与要求对2.5GHz PLL锁定检测电路进行一定层次的正向设计，在此基础上对反向提取的全定制电路进行分析整理，通过重新设计使其在SMIC 0.18CMOS模型下通过晶体管级仿真，要
2、求提交：1、 2.5GHz PLL锁定检测电路工作原理分析报告；2、 2.5GHz PLL锁定检测电路正向设计方案；3、 2.5GHz PLL锁定检测电路反向提取分析整理结果；4、 2.5GHz PLL锁定检测电路SMIC 0.18CMOS下的重新设计；5、 2.5GHz PLL锁定检测电路晶体管级仿真报告；6、 2.5GHz PLL锁定检测电路的Verilog硬件语言描述。开始日期 03月06完成日期 06月11系主任(签字) 年01月26日西 安 邮 电 学 院毕 业 设 计 (论文) 工 作 计 划 学生姓名 指导教师 职称 教授系别 计算机科学与技术 专业 电子信息科学与技术题目 2.
3、5GHz PLL锁定检测电路分析实现_工作进程起 止 时 间工 作 内 容第1周3.63.12完成知识储备，认真复习模拟CMOS集成电路设计方法及其基本理。第2周3.133.19掌握PLL 的工作原理，学习UNIX操作系统的基本操作，提交毕业设计开题报告。第3周3.203.26学习HSPICE仿真工具的使用和CANENCE等EDA仿真工具的使用。 第4周3.274.2完成2.5G HZ PLL 锁定检测电路的正向设计方案，提供2.5G HZ PLL锁定检测电路的正向设计方案报告。第5周4.34.9对反向提取的全定制电路进行分析整理。第6周4.104.16继续对反向提取的全定制电路进行分析整理。
4、 第7周4.174.23提供分析整理报告，并进行中期检查。第8周4.244.30通过重新设计使其在SMIC 0.18CMOS模型下通过晶体管级仿真。第9周5.15.7提供SMIC 0.18CMOS模型下通过晶体管级仿真报告。第10周5.85.14提供2.5GHz PLL锁定检测电路晶体管级仿真报告。第11周5.155.21用Verilog硬件描述语言编写检测电路原代码，并进行后期检查。第12周5.225.28毕业设计论文。第13周5.296.4完成毕业设计论文。第14周6.56.11完成毕业设计答辩。主要参考书目(资料)主要参考书目(资料)1、 相关论文（电子版）；2、 蒋林：XDD6999锁
5、相环单元设计方案draft2.0，2004；3、 CMOS模拟电路设计；4、 HSPICE手册；5、 CANENCE手册；褚振勇 翁木云, FPGA设计及应用, 西安：电子科技大学出版社，2003.7；主要仪器设备及材料1、SUN工作站；2、EDA工具软件（CANENCE HSPICE等）；3、相关的图书资料。论文(设计)过程中教师的指导安排每周听取学生工作汇报，并进行专门指导至少12次；随时解决学生设计中遇到的问题。对计划的说明无西安邮电学院毕业设计(论文)开题报告计算机科学与技术系 电子信息科学与技术 专业 级 03班课题名称： 2.5 G Hz PLL 锁定检测电路分析实现学生姓名： 学
6、号： 指导教师： 报告日期： 2012年03月13日 1.本课题所涉及的问题及应用现状综述本课题来源于科研项目，PLL即锁相环在显示电子学和通信领域中获得广泛的应用。随着VLSI技术的发展，使得高速锁相环的设计与实现成为了可能。锁相环是把输出相位和输入相位相比较的反馈系统。本课题就是要在广泛调研、收集资料的基础上，深入PLL的工作原理，理解锁相环的电路结构，认识到锁相环由三部分组成，分别是鉴相器PD、低通滤波器LPF、压控振荡器VCO。鉴相器的功能是完成相位的比较，低通滤波器的功能是滤去高频分量，振荡器的功能是改变震荡频率。锁相环是鉴相器与压控振荡器组成的反馈系统，鉴相器比较输入和输出的相位，
7、产生一个误差去改变VCO的振荡频率，直到相位对齐，也就是达到相位锁定。本课题所涉及的主要问题是对输入信号和反馈信号的检测,以便检测出锁相环是否达到了锁定状态,再对高速2.5GHz PLL锁定检测电路进行一定层次的正向设计，在此基础上对反向提取的全定制电路进行分析整理，通过重新设计使其在SMIC 0.18CMOS模型下通过晶体管级仿真并用Verilog硬件语言描述，为全电路的工艺移植打下基础。高速锁相环在各种工程项目中有着广泛的应用。高速锁相环在跟踪滤波器中有着重要作用，跟踪滤波器是一个带通滤波器，其中心频率能自动地跟踪输入信号载波频率的变化。由锁相环路工作原理知道，锁相环路本身就具有这样的性能
8、；高速锁相环在调制器与解调器中、在频率合成、载波同步、位同步、FM立体声解码、彩色副载波同步、电动机转速控制、锁相接收机中有着重要的作用。 此外，高速锁相环也用在相移器、频率变换、自动跟踪调谐、微波锁相频率源中。2本课题需要重点研究的关键问题、解决的思路及实现预期目标的可行性分析本课题需要重点研究的关键问题是理解锁相环检测的原理,锁相环对输入信号和反馈信号是如何比较而得出锁相环锁定的,最终完成2.5G HZ PLL锁定检测电路的正向设计方案,在此基础上对反向提取的全定制电路进行分析整理，通过重新设计使其在SMIC 0.18CMOS模型下通过晶体管级仿真。在研究该问题之前要通过阅读有关PLL的书
9、籍和CMOS集成电路的设计方法。对锁相环的工作原理有一个清晰的认识。对锁相环的结构要深入到内部的每一个晶体管。必须具备模拟电路设计的基本知识，认真复习模拟电路的基本知识，掌握模拟CMOS集成电路设计方法及其基本原理。对PLL锁相环结构的认识，要从PLL应该分为几大模块，每个模块的功能是什么，每一个模块的内部结构是怎样构成的，由几个晶体管构成，都要弄清楚，并提交锁相环工作原理分析报告。最后再进行正向设计方案得制定,以及进行后续的工作.虽然本课题是要设计一个高速的锁相环检测电路,有一定的困难,但从理论分析上看,达到本课题的要求是完全可能的,随着VLSI技术的发展,模拟IC的设计技术有了巨大的提高,
10、模拟IC的速度可以比数字IC的速度提高很多倍,尤其是集成电路朝着深亚微米工艺的发展,集成电路的速度完全可以达到本课题所要完成的2.5G HZ。从使用的工具上看,完成本课题也是可以的,再完成本课题的过程中使用了HSPICE仿真工具和CANDNCE等EDA仿真工具, SUN工作站, UNIX操作系统.这些工具和软件的使用,完全可以满足高速PLL设计的要求。3.完成本课题的工作方案完成本课题要认真复习模拟电路的基本知识，掌握模拟CMOS集成电路设计方法及其基本原理。并对PLL锁相环的结构有一个清晰的认识.要学习晶体管级电路的设计方法，学习HSPICE仿真工具的使用和CANDNCE等EDA仿真工具的使
11、用，SUN工作站的使用方法，学习UNIX操作系统的基本操作。熟练掌握MATLAB的使用,为此制定完成本课题的工作方案如下： 第一周:完成知识储备，认真复习模拟CMOS集成电路设计方法及其基本理；第二周:掌握PLL 的工作原理，学习UNIX操作系统的基本操作，提交毕业设计开题报告,提交锁定检测工作原理分析报告； 第三周:学习HSPICE仿真工具的使用和CANDNCE等EDA仿真工具的使用； 第四周:完成2.5G HZ PLL 锁定检测电路的正向设计方案，提供2.5G HZ PLL锁定检测电路的正向设计方案报告； 第五周:对反向提取的全定制电路进行分析整理； 第六周:继续对反向提取的全定制电路进行
12、分析整理； 第七周:提供分析整理报告，并进行中期检查； 第八周:通过重新设计使其在SMIC 0.18CMOS模型下通过晶体管级仿真； 第九周:提供SMIC 0.18CMOS模型下通过晶体管级仿真报告； 第十周:提供2.5GHz PLL锁定检测电路晶体管级仿真报告，并提供报告； 第十一周:用Verilog硬件描述语言编写检测电路原代码，并进行后期检查； 第十二周:毕业设计论文； 第十三周:完成毕业设计论文；第十四周:完成毕业设计答辩；4指导教师审阅意见 同学通过收集和阅读文献资料，了解了2.5GPLL锁定检测线路分析实现课题的任务要求研究现状，认识到了课题中的关键技术问题,提出了解决思路，方案可
13、行,计划合理。 说明：本报告必须由承担毕业论文(设计)课题任务的学生在毕业论文(设计) 正式开始的第1周周五之前独立撰写完成，并交指导教师审阅。目 录摘要IAbstractII1引言12 2.5G Hz PLL锁定检测电路工作原理分析22.1 锁相环结构简介22.2 锁相环的作用简介22.3 锁定检测33 2.5G Hz PLL锁定检测电路总体设计方案53.1 概述53.2 设计目标63.3 顶层设计方案73.4 验证与测试114 2.5G Hz PLL锁定检测电路反向提取分析124.1 锁定检测电路外部引脚124.2 锁定检测电路内部结构134.3 锁定检测电路的实现154.4 反向提取的锁定检测电路图165 2.5GHz PLL锁定检测电路SMIC0.18工艺下重新设计175.1 反相器设计175.2 D触发器设计185.3 计数器设计185.4 十八输入或非门设计195.5 与非门设计205.6 时钟设计21
