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1、第一章 进行SI仿真的PCB板图的准备仿真前的准备工作主要包括以下几点：1、仿真板的准备 原理图设计； PCB封装设计； PCB板外型边框（Outline）设计，PCB板禁止布线区划分（Keepouts）； 输出网表（如果是用CADENCE的Concept HDL设计的原理图，可将网表直接Expot到BRD文件中；如果是用PowerPCB设计的板图，转换到allegro中的板图，其操作见附录一的说明）； 器件预布局（Placement）：将其中的关键器件进行合理的预布局，主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面； PCB板布线分区（Rooms）：主要用来区分
2、高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能；2、器件模型的准备 收集器件的IBIS模型（网上下载、向代理申请、修改同类型器件的IBIS模型等） 收集器件的关键参数，如Tco、Tsetup、Tholdup等及系统有关的时间参数Tclock、Tskew、Tjitter 对IBIS模型进行整理、检查、纠错和验证。3、确定需要仿真的电路部分，一般包括频率较高，负载较多，拓扑结构比较复杂（点到多点、多点到多点），时钟电路等关键信号线第二章 IBIS模型的转化和加载CADENCE中的信号完整性仿真是建立在IBIS模型的基础上
3、的，但又不是直接应用IBIS模型，CADECE的软件自带一个将IBIS模型转换为自己可用的DML（Device Model Library）模型的功能模块，本章主要就IBIS模型的转换及加载进行讲解。1、IBIS模型到DML模型的转换在Allegro窗口中选择AnalyseSI/EMI SIMLibrary，打开“signal analyze library browser”窗口，在该窗口的右下方点击“Translate ”按钮，在出现的下拉菜单中选择“ibis2signois”项，出现“Select IBIS Source File”窗口（图1），选择想要进行转换的源IBIS文件，按下“打开
4、”按钮，出现转换后文件名及路径设置窗口（缺省设置为和源IBIS文件同名并同路径放置，但此处文件名后缀为dml），设置后按下“保存”按钮，出现保存确定窗口（图2）,点击OK按钮即可，随后会出现一个“messages”窗口，该窗口中的报告文件说明在模型转换过程中出现的问题，对其中的“warning”可不用在意，但如果出现“error”则必须进行修改后重新进行模型格式转化直到没有“error”出现为止，此时转换得到的dml文件才是有效的。注：若已有规的完整DML模型库，我们可以直接将需要的模型库加入到工作库中，即可跳过第一步直接执行第二步。 图1：IBIS模型转换源文件设置窗口图2：输出dml文件确
5、认窗口2、将转换后的dml模型加载到模型库在signal analyze library browser窗口中，按下“Add Existing Library”按钮，出现下拉菜单，选择“Local Library”出现“打开”窗口，选择你放置dml文件的路径并选中要加载的dml文件点击“打开”按钮就将dml文件加载到了模型库中。3、分配DML文件给特定的器件。在Allegro窗口中选择AnalyseSI/EMI SIMModel，打开“Signal Model Assignment”窗口(图3所示)，在该窗口中所有使用到的器件是按序排列的。可以点击“Auto Setup”进行器件模型的自动分配
6、，此时的分配原则是如果器件的名称和模型的名称完全一致，则该模型自动分配给这个元器件。也可以选中某一元器件，点击“Find Model”按钮，出现“Model Brower”窗口，在“Model Name Patter”一栏中填入“*”号，一些模型的名称进入下面的列表框，在列表框里选中你需要的模块后，在“Signal Model Assignment”窗口中的对应器件的“Signal Name”列里就会出现它的模型名称。在“Signal Model Assignment”窗口中选中某些器件后，还可点击“Create Model”按钮进入创建模型的界面（图4所示）。对于定义了value值的无源器件
7、（包括电阻、电容、电感），系统会自动生成在仿真中使用的Espice模型。对于没有自动生成模型的无源器件，在模型创建窗口选择“Create Espice Model”，而对于其他没有模型的有源器件则选择“Create IBIS Model”，然后按提示输入value值及各管脚的功能即可，同时可以存盘生成*.dat文件以备后用，此时这个新生成的模型就出现在所选器件的“Signal Name”栏中。特别注意准备进行仿真的网络上所有器件都需要有模型，不要遗漏电阻、电容、电感、测试点、接插件等元件模型，否则在提取网络拓扑时会出错。图3：模型分配窗口图4： 创建新模型窗口第三章 提取网络拓扑结构在对被仿真
8、网络提取拓扑之前需要对该板的数据库进行设置，整个操作步骤都在一个界面“Database Setup Advisor”中进行，之后就可进行拓扑的提取。1、“Database Setup Advisor”的设置。 在Allegro中选择Tools/Setup Advisor命令进入到“Database Setup Advisor”界面（在SpecctraQUEST界面中选择Board/ Setup Advisor命令）。 选择“Next”出现“Database Setup AdvisorCross Section”窗口，点击该窗口中的“Edit Cross Section”按钮进入叠层设置窗口“L
9、ayout Cross Section”（图5所示）， 在这个类似Excel表格式的窗口里，输入需要的各种参数，在表格的最后一栏就直接计算出该层的阻抗值。图5： 叠层设置窗口 选择“Next”出现“Database Setup AdvisorDC Nets”窗口，点击该窗口中的“Identify DC Nets”按钮进入直流网络设置窗口“Identify DC Nets”（图6所示）。在这个窗口中，可以对所有直流网络设置具体的电压值。图6： 直流网络设置窗口 选择“Next”出现“Database Setup AdvisorDevice Setup”窗口，点击该窗口中的“Device Setu
10、p”按钮进入直流网络设置窗口“Device Setup”（图7所示）。在这个窗口中，可以对所有器件设置正确的分类属性。正确的CLASS属性对于仿真是很重要的，如果设置不正确，提取出的拓扑将会有严重的错误。接插件的CLASS属性为IO，分离器件（电阻、阻排、电容、电感等）的CLASS属性为DISCRETE，集成电路的CLASS属性为IC。除了器件的CLASS属性以外，器件管脚的PINUSE属性也同样很重要。所有CLASS属性为IO和DISCRETE的器件其管脚的PINUSE属性均应为UNSPEC，而CLASS属性为IC的器件其管脚的PINUSE属性示功能不同可以为：IN、OUT、BI。器件的CL
11、ASS属性还可通过SpecctraQUEST主窗口中Logic/Part List命令调出Part List窗口进行设置（图8所示）。而器件管脚的PINUSE属性只能在创建原理图库的地方设置和修改。图7： 器件属性设置窗口图8： 器件属性修改窗口 选择“Next”出现“Database Setup AdvisorSI Models”窗口，点击该窗口中的“SI Models Assignment”按钮进入分配模型窗口“Signal Model Assignment”，这一部分的设置见第二章。 选择“Next”出现“Database Setup AdvisorSI Audit”窗口，这一部分通常不
12、用设置直接点击“Finish”按钮结束Database Setup Advisor的设置。 以上每一步完成后都有一个Message窗口显示该部操作引起数据库的变化，可以仔细察看一下Message窗口的报告是否与你所期望的要求相互一致。2、提取拓扑拓扑结构的提取可以在Allegro的主界面也可以在SpecctraQUEST的主界面进行。在Allegro的主界面执行AnalyseSI/EMI SIMProbe命令调出“Signal Analyse”窗口（或者是在SpecctraQUEST的主界面，两者操作相同）（下图9所示），在Net栏中填入你想要进行仿真的网络，回车后与该网络相关的管脚就都出现在
13、Driver Pins、Load Pins、Others Pins这三栏中，（在数据库设置正确的情况下）点击“View Topology”按钮就会将该网络的拓扑结构在SigXplorer调出。图9： “Signal Analyse”窗口图10： Constrain Manager的主界面还可以从Allegro的主界面（或者SpecctraQUEST的主界面）进入Constraint Manager从而进行拓扑结构的提取。在Allegro主界面进入的路径是Setup/Electrical Constraint Spreadsheet（或者是从SPECCTRAQUEST的主界面进入，两者的操作相同
14、）。Constrain Manager是Cadence的约束管理器，所有连线的拓扑抽取以及对网络赋拓扑都可以在这儿进行的。操作如下：打开Constrain Manager的主界面（图11所示），在Net栏点击Signal Integrity、Timing、Routing的任何一个，右边就会将本板的全部网络显示出来，如图3.7所示。各个网络按字母排列，其中前面有“”好的表示是总线或Xnet。右击所选网络选择SigXplorer，就将拓扑抽取出来并进入SQ signal explorer expert界面图12，所有网络的前仿真是在这个界面中进行图11： Constraint Manager中的网
15、络图12： SQ signal explorer expert界面还有一种建立拓扑结构的方法就是直接在SigXplorer中创建拓扑结构。打开SigXplorer，执行Anslyse/Library实行库文件的加载，操作类似于第二章的操作。点击工具按钮“Add Part”执行放置传输线、放置驱动和接收器件、放置无源器件等操作（图13所示），最后连接结构体完成仿真拓扑图。图13： 添加模型窗口第四章 前仿真前仿真是指在布局和布线之前的仿真，目的为布局和布线作准备，主要在SQ signal explorer expert中进行，主要有以下几个步骤：1、设置拓扑结构的仿真参数因为对各个器件及阻容器件的模型已经全部指定，所以抽取出来的拓扑上面的各IO都有相应的IO模型，对那些没有指定模型的管脚，Cadence会赋给它缺省的模型。Cadence抽取出的拓扑结构是根据各元器件的相对位置并考虑到布线方便抽取的，其中互连线的距离是它计算的曼哈顿距离（即x+y）。仿真的主要目的就是根据仿真的结果来优化网络的拓扑结构，用来约束PCB布线，使布线按照最优结果方向进行。SQ Signal Explorer Expert界面除了菜单与工具栏以外分为两个部分，即上面的拓扑示意图与下面的参数、测量选择以及结果、控制的标签窗口。在下面的Parameters标签窗口中的白色区域是可以编
