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1、TJU ASICCenter ArnoldShi 第五讲静态CMOS组合逻辑电路 TJU ASICCenter ArnoldShi 引言 组合电路与时序电路 TJU ASICCenter ArnoldShi 静态CMOS电路 在每一时间 除切换期间 每个门的输出总是通过低阻连至VDD或Vss 稳定状态时 门的输出值总是由电路所实现的布尔函数决定 不同于动态电路 动态电路把信号值暂时存放在高阻抗电路节点电容上动态电路形成的门结构简单 速度快 但对噪声更加敏感 设计工作比较复杂 TJU ASICCenter ArnoldShi 上拉和下拉网络 VDD F In1 In2 InN In1 In2 I
2、nN In1 In2 InN PUN PDN PUN与PDN是对偶的网络结构 TJU ASICCenter ArnoldShi 关于PDN和PUN探讨 一个MOS管可以看作由栅信号控制的开关PDN由NMOS构成 PUN由PMOS构成 因为NMOS产生 强0 而PMOS器件产生 强1 NMOS串联相当于 与 逻辑 PMOS串联相当于 或 逻辑 NMOS并联相当于 或 逻辑 PMOS并联相当于 与 逻辑根据DeMorgan定理 一个互补的CMOS结构的上拉网络和下拉网络构成对偶结构 dualnetworks 互补的门本质上是反相的 只能实现NAND NOR XNOR NOT等功能 用单独一级实现非
3、反相的布尔函数是不行的实现一个具有N个输入的逻辑门需要2N个晶体管 TJU ASICCenter ArnoldShi 阈值损失 VDD VDD 0 PDN 0 VDD PUN VDD 0 VDD VTn VDD VDD VDD VTp S D S D VGS S S D D VGS TJU ASICCenter ArnoldShi 构成PDN NMOS串联形成NAND功能NMOS并联形成NOR功能 A B A B TJU ASICCenter ArnoldShi CMOSNAND A B A B A B A B TJU ASICCenter ArnoldShi CMOSNOR A B TJU
4、ASICCenter ArnoldShi 互补CMOS复合门 OUT D A B C D A B C TJU ASICCenter ArnoldShi 标准单元的版图设计理念1980s 信号 布线通道 VDD GND 这个版图实现什么逻辑功能 TJU ASICCenter ArnoldShi 标准单元设计 1990s M2 没有布线通道 VDD GND M3 VDD GND MirroredCell MirroredCell TJU ASICCenter ArnoldShi StandardCells A Out GND B 2 inputNANDgate TJU ASICCenter Arn
5、oldShi 复合门的版图设计 用棍棒图 StickDiagrams 表示 不含具体尺寸 只代表晶体管的相对位置 TJU ASICCenter ArnoldShi OAI21LogicGraph C A B X C A B B A C i j A B C TJU ASICCenter ArnoldShi OAI21的两种棍棒图 TJU ASICCenter ArnoldShi 一致的Euler路径 j VDD X X i GND A B C A B C 为了形成一条连续的扩散区 必须能顺序地访问每一个晶体管 即一个器件的漏区同时是下一个器件的源区 即在电路中必须存在一条Euler路径Euler
6、路径定义为通过途中所有节点并且只经过每一条边一次的路径 为了在PUN和PDN网络中栅的顺序相同 其Euler路径必须是一致的 即经过各晶体管顺序一致 TJU ASICCenter ArnoldShi Euler路径的识别 一 对于X AB CD 逻辑 首先画出电路图 B A D X AB CD A D B C C VDD GND m p q TJU ASICCenter ArnoldShi Euler路径的识别 二 对于X AB CD 逻辑 首先画出电路图然后根据电路图 PDN的逻辑图 标出各节点 用顶点代表网络节点 用边代表晶体管 每一条边用相应的晶体管的信号来命名 把PUN旋转90度 使与
7、PDN形成对偶关系并重叠在一起 标出各节点 GND A B C D X p q VDD X m TJU ASICCenter ArnoldShi Euler路径的识别 三 识别PDN的Euler路径 得到晶体管边的顺序按照相同的晶体管边的顺序 识别PUN的Euler路径 如果能找到相同的顺序 则版图可以用平行栅结构来实现Euler路径不是唯一的 可以有许多不同的解 GND A B C D X p q X m VDD PDN的Euler顺序是ABCD 并且顶点的顺序是GND p X q GND 可以按一致的Euler顺序ABCD描出PUN 顶点顺序是m X m VDD m TJU ASICCen
8、ter ArnoldShi 根据Euler路径画出版图 根据Euler顺序确定栅的排列顺序ABCD 画出4条平行栅 画出电源VDD和GND 画出P扩散区和N扩散区根据节点顺序 用金属导线连接起各扩散区 X A B C D VDD GND PDN顺序 GND A p B X C q D GNDPUN顺序 m A X B m C VDD D m TJU ASICCenter ArnoldShi 练习 OAI22Euler路径 C A B X A B C D B A D C D A B C D TJU ASICCenter ArnoldShi OAI22的版图 有时候 某些表达式没有一致的Euler
9、路径 比如 x a bc de 但是x bc a de 可以有一致的Euler路径 TJU ASICCenter ArnoldShi XNOR XOR的实现 A B A B A B A B XNOR XOR A B A B A B A B 尝试用stick示意图画一下版图的实现结构 每一种结构需要几个晶体管 TJU ASICCenter ArnoldShi 静态CMOS的开关模型 A Req A NAND2 INV NOR2 TJU ASICCenter ArnoldShi 复合门的VTC特性 与输入有关 A B F A B A B M1 M2 M3 M4 Cint VGS1 VB VGS2
10、VA VDS1 0 5 0 25 NMOS0 75 0 25 PMOS 由于体效应的关系 M2比M1的阈值电压高VTn2 VTn0 2 F Vint 2 F VTn1 VTn0 D D S S TJU ASICCenter ArnoldShi 输入对延时的影响 低至高过渡两个输入均变为低时延时为0 69 Rp 2 CL个输入变为低时延时为0 69 Rp CL高至低过渡两个输入同时变为高延时为0 69 2Rn CL TJU ASICCenter ArnoldShi 电路仿真的结果 A B 1 0 A 1 B 1 0 A 1 0 B 1 time ps Voltage V NMOS 0 5 m 0
11、 25 mPMOS 0 75 m 0 25 mCL 100fF TJU ASICCenter ArnoldShi 确定晶体管尺寸 TransistorSizing 22 44 因为PMOS器件的迁移率比NMOS迁移率低 所以尽可能避免PMOS器件堆叠 实现一般逻辑时 利用NAND比NOR实现更好 TJU ASICCenter ArnoldShi 复合门晶体管尺寸的计算 OUT D A B C D A B C B C 1 2 2 2 4 4 8 8 6 3 6 6 TJU ASICCenter ArnoldShi 关于扇入的考虑 D C B A 分布式RC延时模型 Elmoredelay tpH
12、L 0 69Reqn C1 2C2 3C3 4CL 传播延时在最坏情况下与扇入数的平方成正比 因此延时迅速加大 接近输出端处的电容影响较大 TJU ASICCenter ArnoldShi NAND门的tp是Fan In的函数 tpLH tp psec fan in 扇入数大于4的时候 延时剧烈增加 因此必须避免 TJU ASICCenter ArnoldShi 几种门的tp与Fan Out的关系 tpNOR2 tp psec 等效fan out 所有的门都具有相同的驱动电流 tpNAND2 tpINV 斜率与 驱动强度 有关 TJU ASICCenter ArnoldShi tpasaFun
13、ctionofFan InandFan Out Fan in quadraticduetoincreasingresistanceandcapacitanceFan out eachadditionalfan outgateaddstwogatecapacitancestoCLtp a1FI a2FI2 a3FO TJU ASICCenter ArnoldShi 高速大扇入复合门的设计技巧 一 调整晶体管尺寸只有当负载以fan out电容为主时 才有效果 逐级加大晶体管尺寸 InN In1 In2 In3 M1 M2 M3 MN M1 M2 M3 MN 距输出越近 晶体管尺寸越小 大约能减小2
14、0 的延时 但版图设计时比较困难 有时不得不拉开晶体管的距离 使内部电容增加 会抵消掉调整尺寸所得 TJU ASICCenter ArnoldShi 高速大扇入复合门的设计技巧 二 重排晶体管的顺序 关键路径靠近输出端 In1 In2 In3 M1 M2 M3 In3 In2 In1 M1 M2 M3 criticalpath criticalpath charged 1 0 1 charged charged 1 延时由CL C1andC2全部放电时间决定 延时仅由CL放电时间决定 1 1 0 1 charged discharged discharged TJU ASICCenter Ar
15、noldShi 高速大扇入复合门的设计技巧 三 重构逻辑结构 F ABCDEFGH TJU ASICCenter ArnoldShi 高速大扇入复合门的设计技巧 四 在输出端与负载之间插入缓冲链 TJU ASICCenter ArnoldShi 高速大扇入复合门的设计技巧 四 减小电压摆幅延时可以线性减小同时能降低功耗但是下一级的门延时会更慢在接收端使用敏感量放大器来恢复电平 常用于存储器设计中 tpHL 0 69 3 4 CLVDD IDSATn 0 69 3 4 CLVswing IDSATn TJU ASICCenter ArnoldShi BufferExample ForgivenN
16、 Ci 1 Ci Ci Ci 1TofindN Ci 1 Ci 4Howtogeneralizethistoanylogicpath CL In Out 1 2 N inunitsoftinv TJU ASICCenter ArnoldShi 逻辑努力 LogicalEffort tp 本征延时g 逻辑努力 kRunitCunit f 等效扇出 定义为外部负载与输入电容的比p 复合门与反相器的本征延时的比值对反相器而言 ginv 1 pinv 1Divideeverythingbytinv 每一个都按反相器的延时tinv作单位来测量 g 1 自载系数 TJU ASICCenter ArnoldShi 逻辑门的延时 逻辑门延的时 d h p effort延时 本征延时 Effortdelay h gf logicaleffort 等效扇出 Logicaleffort表示一个门与一个反相器提供相同的输出电流时它所表现的输入电容比标准反相器尺寸大的程度 与结构和尺寸均有关等效扇出 electricaleffort 是负载门的尺寸的函数 TJU ASICCenter ArnoldShi 部分门
