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1、第5章 同步时序电路设计 5 1同步时序电路的建模 5 2用触发器实现同步时序电路 5 3用MSI时序模块设计同步时序电路 5 4数字系统设计初步 5 5小结 5 1同步时序电路的建模 一 根据输入序列推导状态表 图 二 根据输出序列推导状态表 图 用状态表或状态图等逻辑表述方法表示要设计的同步时序电路 一 根据输入序列推导状态表 图 步骤 1 选择状态 以记忆电路输入的历史过程 2 对每一个状态 考察在每一种输入组合下应转入的下一个状态和输出 从而导出原始状态图 3 由状态图导出原始状态表 例1 设计一个01序列检测器 米里型 S0 初始状态 S1 收到0 S2 收到01 S 现态 S 次态
2、 例2 设计一个01序列检测器 莫尔型 S0 初始状态 S1 收到0 S2 收到01 S 现态 S 次态 例3 设计一个8421BCD误码检测器 判断输入不是8421BCD码时输出1 输入数据低位在前高位在后 例4 设计111序列检测器 序列可重叠 例5 设计111序列检测器 序列不可重叠 二 根据输出序列推导状态表 图 例1 设计一个串行加法器 例2 设计加1 加2同步计数器 X 0时加1计数 计到9后再回0 X 1时加2计数 计到8后再回0 计数器状态为奇数时 X不会为1 5 2用触发器实现同步时序电路 一 状态化简二 状态分配三 导出激励方程和输出方程四 画出逻辑图五 设计举例 指导思想
3、 用尽可能少的触发器和门电路实现待设计电路 设计步骤 目的 减少状态个数 达到简化电路的目的 方法 等价的状态用一个状态代替 状态等价条件 在所有可能的输入下 1 它们的输出相同 2 它们的次态满足下列条件之一 次态相同 次态交错 次态互为隐含条件 一 状态化简 次态相同次态交错次态互为隐含条件 状态等价的情况 状态化简举例 目的 为状态分配二进制代码 方法 为使电路尽可能的简单 状态分配时 符合以下条件的状态 应尽可能分配相邻的代码 1 在同一输入下 有相同次态的现态 2 同一现态在相邻输入下的次态 3 在所有输入下 有相同输出的现态 二 状态分配 1 在同一输入下 有相同次态的现态 S1
4、S2 S2 S3 2 同一现态在相邻输入下的次态 S1 S3 S1 S4 S2 S3 3 在所有输入下 有相同输出的现态 S2 S3 状态分配举例 三 导出激励方程和输出方程 1 用D触发器实现 2 用J K触发器实现 四 画出逻辑图 1 用D触发器实现 2 用J K触发器实现的电路图 五 设计举例 例1 用D触发器设计 01 序列检测器 米里型 例2 用D触发器设计 01 序列检测器 莫尔型 例3 用JK触发器设计8421BCD码误码检测器 有 S8 S9 S10 S12 S13 S14 S7 S11 误码检测器 状态化简1 有 S3 S5 S4 S6 S1 S2 误码检测器 状态化简2 误
5、码检测器 状态化简3 误码检测器 状态分配 误码检测器 次态方程 误码检测器 激励方程及电路图 误码检测器 自启动分析 误码检测器 状态图 JK触发器激励方程的直接求法 用JK触发器设计电路时 可在对应Q值为0的区域圈1直接求J 在对应Q值为1的区域圈0直接求K 例4 设计8421码加法计数器 计数器 激励方程及电路图 计数器 自启动性 例5 设计纽环计数器 多余的卡洛圈是为了电路具有自启动性 纽环计数器 激励方程和电路图 用触发器设计同步时序电路小结 步骤 1 根据要求列出原始状态图和原始状态表 2 原始状态表化简 3 状态分配得到状态表 4 根据状态表导出次态方程和输出方程 5 根据次态方
6、程导出激励方程 6 根据激励方程和输出方程画出逻辑图 7 分析电路的自启动性 5 3用MSI时序模块设计同步时序电路 1 常用器件计数器 74163 74162 74192 移位寄存器 74194 多D触发器 74175 2 一般不必进行状态化简 3 充分利用所选的MSI器件本身的功能 4 根据所选择的MSI器件来决定状态分配和导出激励方程 输出方程 用MSI时序模块设计同步时序电路 一 以MSI为核心设计举例二 铁路道口交通控制器建模三 用计数器实现同步时序电路四 用移位寄存器实现同步时序电路五 用多D锁存器实现同步时序电路 一 以MSI为核心设计举例 例1 设计一时序电路 该电路有一个输入
7、X 当X 0时 按0 9计数规律循环计数 当X 1时 按6 15计数规律循环计数 解 当X 0时 用1001状态控制清零 当X 1时 用1111状态控制置数 可利用CO输出 D3D2D1D0 0110 例2 作业4 29题 的修改 设计计数规律为 0 1 2 3 4 9 10 11 12 0 1 的计数器 设计思路 用0100状态控制置数 置入数据为1001 用1100状态控制清零 例2 作业4 29题 的修改 续 设计计数规律为 0 1 2 3 4 9 10 11 12 0 1 的计数器 设计思路 用0100状态控制置数 置入数据为1001 用1100状态控制置数 置入数据为0000 例3
8、P206例5 9可控计数器 X 0时 模10计数器 0000 1001 X 1时 模5计数器 0000 0100 输出时最高位移到最低位 例4 1110010序列发生器设计 以计数器为核心设计 例4 1110010序列发生器设计 续 以移位寄存器为核心设计 左移 M1M0 10 例5 P202例5 8巴克码1110010序列检测器 例6 P184作业4 30 用74192设计如下规律的计数器2 3 4 5 6 7 6 5 4 3 2 3 例6 P184作业4 30 续 用74192设计如下规律的计数器2 3 4 5 6 7 6 5 4 3 2 3 二 铁路道口交通控制器建模 铁路道口交通控制器
9、建模 三 用计数器实现同步时序电路 用74163设计铁路道口交通控制器 用74163设计铁路道口交通控制器 用74163设计铁路道口交通控制器 续 用计数器设计同步时序电路小结 1 充分利用计数器的计数 保持和置数操作 2 状态分配时 尽量使次态为现态的加1状态 3 根据状态表确定在各种输入下应做何种操作 4 导出控制计数器操作的LD CTT CTP的方程和输出方程 无效状态不能是保持操作 5 对应置数操作导出置数输入端的方程 6 画出电路图 四 用移位寄存器实现同步时序电路 例 用74194设计铁路道口交通控制器 用74194设计铁路道口交通控制器 用74194设计铁路道口交通控制器 续 用
10、移位寄存器设计时序电路小结 1 充分利用移位寄存器的移位 保持和置数操作 一般只用一个方向的移位 2 状态分配时 尽量使次态为现态的移位状态 3 根据状态表确定在各种输入下应做何种操作 4 导出控制移位寄存器操作的M0 M1的方程和输出方程 无效状态不能是保持操作 5 对应置数操作导出置数输入端的方程 6 画出电路图 五 用多D锁存器实现同步时序电路 例 用74175设计铁路道口交通控制器 74154功能表 用74175设计铁路道口交通控制器 一对一的设计方法 S1 S1 S2 S2 S3 S3 S4 S7 S4 S5 S6 用74175设计铁路道口交通控制器 用74175设计铁路道口交通控制
11、器 续 用多D触发器设计时序电路小结 1 四D触发器只有置数操作 2 采用一对一的状态分配 3 根据状态表确定激励方程和输出方程 4 画出电路图 5 设计的电路一般没有自启动性 要加启动电路 5 4数字系统设计初步 数字系统设计有三个步骤 1 建立系统模型 一般采用算法流程图描述 又称为算法设计 主要目的是系统分解 2 设计各子功能单元电路 数据处理单元设计 3 设计能控制各子功能单元电路协调工作的控制电路 控制单元设计 又称为控制器 一 算法设计二 数据处理单元设计三 控制单元设计 数字系统设计初步 一 算法设计 工作块判别块条件块工作块 占用独立的时间段 条件块 不占用独立的时间段 和上一
12、个工作快在同一个时间段完成 1 算法流程图 2 算法设计 把系统要实现的复杂运算分解成一组子运算 并确定子运算的顺序和规律 例 设计一个四位乘法器 被乘数 A A4A3A2A1乘数 B B4B3B2B1乘积 M M8M7M6M5M4M3M2M1 START 1 A B有效 开始运算 运算结束时 输出END 1 乘法电路算法流程图 3 逻辑划分 逻辑框图 二 数据处理单元的设计 根据选择芯片或逻辑模块实现各子运算 并连接成数据处理单元 1 数据处理单元设计 2 控制信号分析 三 控制单元设计 类似于算法流程图 但描述了控制器在不同时刻应完成的操作 反映控制条件及控制器状态的转换 状态块判别块条件输出块 1 ASM图 2 导出ASM图 由算法流程图导出ASM图 等待 清零 置数 计数 相加 右移 3 用D触发器设计控制单元 从ASM图导出激励方程和输出方程 用D触发器实现控制单元 续1 用触发器实现控制单元 续2 4 用四D触发器实现控制单元 S0 0000 S1 1100 S2 1010 S3 1001 用四D触发器实现控制单元 续1 用四D触发器实现控制单元 续2 5 5小结 同步时序电路设计步骤 1 建模 得到原始状态表 2 状态化简 优化原始状态表 3 状态分配 得到状态表 4 导出激励方程和输出方程 注意自启动性 5 画出逻辑图
