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1、-范文最新推荐- 基于FPGA的任意波形发生器设计+电路图+仿真图 摘要：本文设计了一种基于FPGA和DDS技术的任意波形发生器，并且详细介绍了系统组成。本设计利用VHDL语言完成系统各大模块的硬件描述设计，对硬件结构和工作方式进行重构。在Quartus II 9.0环境中完成了系统的仿真，并在实验室的实验箱上进行了硬件测试，仿真和硬件测试结果表明设计达到预定效果，控制灵活、性能较好，而且系统具有频率范围宽、频率精度较高、相位幅度可调、电路结构简单等优点，也证明了基于FPGA的DDS设计的可靠性和可行性。关键词：FPGA；DDS；Quartus II；任意波形发生器Design of Arbi
2、trary Waveform Generator Based on the FPGAAbstract: In the paper, the arbitrary waveform generator that based on the FPGA andDDS technology is designed, and parts of the system are discussed in detail. This design uses VHDL language to finish the design of the system each module of the hardware desc
3、ription by the hardware structure and the working style of refactoring.Completed the simulation of the system in Quartus II 9.0 environment and simulated the hardware test in the laboratory experiment box, simulation and hardware testing results show that the design has reached the expected effect,
4、flexible control, good performance. And the system has a wide range of frequency, high precision of frequency, adjustable phase and amplitude, simple structure of circuit and so on, which also proves the reliability and feasibility of DDS based on the FPGA.Key words: FPGA; DDS; Quartus II; Arbitrary
5、 Waveform Generator目录摘要1引言11. 方案论证与比较21.1 波形产生及频率合成模块21.2 幅度控制模块31.3 波形存储模块42. DDS电路工作原理42.1 DDS的结构4 传统型任意波形发生器的结构简单、控制方便，但此类波形发生器没有相位调制功能，而且在后期软件编程期间，在不变化时钟频率以及波形的情况下，如果要改变一个周期的采样点数，就需要重置计数器并且重新向波形存储器中载入数据。就目前发展状况而言，基于DDS技术的任意波形发生器虽然结构比较复杂，还会产生相位截断误差，但实现频率、相位调制功能却很容易，同时产生的波形能够达到很高的频率分辨率，输出频率的转换速度快，
6、而且频率转换时，DDS系统输出波形的相位是连续的3。随着FPGA的不断发展，DDS技术应用越来越成熟，利用DDS原理在FPGA平台上开发高性能的多种波形信号发生器。与基于DDS芯片的信号发生器相比，其成本更低，操作更加灵活，而且还能根据要求在线更新配置，系统开发趋于软件化、自定义化。故本设计采用以FPGA为平台设计任意波形发生器，可以根据需要方便地实现各种常规波形或者用户自定义的波形，具有良好的实用性和灵活性；同时FPGA与DDS技术的有机结合，使得电路设计周期短、成本低、抗干扰能力强，较传统的波形发生器的实现有着明显的优势。1. 方案论证与比较1.1 波形产生及频率合成模块方案1：采用传统的
7、模拟振荡电路的方法。如产生正弦波可采用模拟分立元件RC或LC振荡器，但由于其产生的信号的频率精度低，稳定度和抗干扰能力差，成本比较高，外围电路较复杂，而且易受外界干扰，硬件调试困难，不便于控制。方案2：采用专用集成芯片的方法。专用DDS芯片由于采用特定的集成工艺，内部数字信号抖动很小，可以输出高质量的模拟信号；专用DDS芯片的功能也比较多，但是采用该方法所需要的外围电路模块较多，且较为复杂，不利于控制和问题的检查，因此不一定满足用户需求。而且专用DDS芯片价格昂贵，成本高4。 1.3 波形存储模块方案1：采用非易失EEPROM对当前产生波形的数据值进行实时存储，掉电后上电从当前掉电时地址读取波
8、形数据，这样即可实现波形的掉电存储。方案2：在单片机的学习中，了解了掉电存储原理，因此可以为FPGA(ROM定义在FPGA中)外接一锂电电池，这样就可保证掉电后波形ROM中的数据不丢失。在经过上述综合比较之后，第2种方案更加容易实现，因此决定采取第2种方案进行波形存储。2. DDS电路工作原理2.1 DDS的结构DDS电路的实现是整个硬件系统设计的关键所在。DDS电路工作时首先需要对波形数据进行采样，将采样数值存入波形存储器ROM中作为查找表，然后在时钟脉冲的作用下，对频率控制字进行线性相位叠加，然后将相位累加值的一部分作为ROM查找表的地址码将数据读出来，再经过D/A转换器，低通滤波器LPF
9、转换成符合要求的模拟信号4,5。DDS电路的基本结构一般包括：N位相位累加器、波形存储器ROM、数模转换器以及低通滤波器等，其电路结构框图如图2所示。这里需要注意，fc为系统的参考时钟频率，N为相位累加器的累加位数，M为波形存储器的地址位数，D为波形存储器的数据位字长和D/A转换器位数。图2DDS电路结构框图2.2 DDS的工作原理DDS的基本原理是利用采样定理，通过查表法产生波形。DDS的基本结构主要由相位累加器、相位调制器、正弦ROM查找表、DAC和低通滤波器构成，如图2所示。图中的相位累加器、相位调制器、正弦ROM查找表是DDS结构中的数字部分，由于具有数控频率合成的功能，又称为NCO(
10、Numerically Controlled Oscillator)。相位累加器是由加法器与相位寄存器组成，它是整个DDS的核心。N位加法器在时钟脉冲作用下，会把相位寄存器输出的累加相位数据和频率控制字相加，继而相加后的结果被反馈到加法器的输入端，以至于加法器在下一个时钟脉冲的作用下继续与频率控制字进行相加6。相位累加器在参考时钟作用下，对频率控制字不停地进行线性相位累加。当相位累加器达到最大值时，就会发生溢出，完成一个周期性动作。相位累加器的溢出频率就是DDS输出的信号频率。用相位累加器输出的波形数据(信号的相位)作为波形存储器的相位取样地址，这样存储在波形存储器内的波形抽样值经查找表就可被
11、取出，完成相位到幅值转换7-9。波形存储器的输出进一步送到D/A转换器，D/A转换器将离散形式的波形幅值转换成模拟量形式信号。D/A转化器的输出近似阶梯波，还要通过低通滤波器滤除不需要的杂波，最后就可以得到频谱比较纯净的波形信号，将阶梯波转换成光滑的连续波形。根据DDS的工作原理可以得到波形产生过程，如图3所示。 (2) 频率分辨率Δf。DDS的频率分辨率Δf也即是频率步进值，可用频率输入值步进一个间隔对应的频率输出变化量来衡量。fout = fclk /2n(2)DDS的频率分辨率Δf也即是频率最小步进值，可用频率输入值步进一个最小间隔对应的频率输出变化量
12、来衡量。fout = fclk /2n，由此可见利用DDS技术，可以实现输出任意频率和指定的波形发生器，而且也可以作任意波形发生器，即只要改变ROM查找表中的波形数据就可以实现。因此相位累加器的位数就决定了频率分辨率，位数越多，分频率越高。2.4 DDS的特点(1) 在相位累加器的位数n足够大时，理论上DDS可以获得极高的频率分辨率和极快的频率切换速率，这是传统方法难以实现的。(2) DDS是一个无反馈环节、全数字结构的开环系统，因此其速度极快，一般在纳秒级，易于实现各种数字调制，集成度高。(3) DDS的相位误差主要依赖于时钟的相位特性，相位噪声和低漂移较低。(4) DDS具有连续的相位变化
13、，形成的信号具有良好的频谱，这是传统的直接频率合成方法无法完成的10。3. 系统设计基于DDS技术来实现任意波形发生器的方法主要有两种：(1)自行设计基于FPGA的逻辑电路来解决，(2)采用DDS高性能芯片实现设计。由于DDS专用芯片在出厂前已将波形数据固化到ROM中，此芯片一般采用只读存储器ROM作为波形存储器，这样就不能根据用户的需要更改波形数据生成任意波形。但是利用FPGA设计的DDS电路只要改变FPGA内部波形存储器中存储的波形数据，就可以实现输出任意波形，因而更加具有灵活性。这使得采用FPGA来实现DDS电路具有更高的实用价值，通过FPGA编程定制系统所需的DDS电路，不但成本降低，
14、而且使任意波形发生器的性能得到提高。这就是本设计采用FPGA来实现的重要原因。 图6核心控制模块设计图顶层的设计主要包括编辑顶层文件、创建工程、全程编译、仿真、了解时序分析结果、引脚锁定等等。顶层设计采用自上而下的设计方法，利用Quartus II的原理图输入法进行顶层设计的输入。根据基本DDS原理框图作出的电路原理图的顶层设计，其中包括四个元件和一些接口。在Quartus II中分别建立DDS的顶层文件DDS_VHDL.vhd和底层模块文件，底层模块包括32位加法模块ADDER32B.bdf、32位寄存器模块REG32B.bdf、ROM查找表模块data_rom.bdf、锁相环PLL20。由
15、于高性能的嵌入式模拟锁相环PLL包含在Cyclone系列的FPGA中，且可以同步与一输入的单位脉冲信号，并以其作为参考信号实现锁相，所以可以输出一到多个同步分频或者倍频的片内时钟，以应用于逻辑系统。相对于某一输出时钟，Cyclone系列的锁相环能对输入的参考时钟同步，即独立乘以或除以一个因子而输出含小数的精确频率，或直接输入所需要输出的频率，并提供输出信号占空比和任意相移。与直接来自片外的时钟脉冲相对比，这种片内时钟不仅可以改进时钟的建立时间和保持时间，而且可以减少时钟延时和时钟变形，减少外部干扰，这就是保证系统稳定高速工作的重要原因。32位加法器和32位累加器共同构成32位相位累加器，其中其高10位31…22作为波形存储器ROM的地址，说明了该波形存储器放置了一个周期为1024个点的波形数据，精度为10位，所以输出10位DAC9…0与实验系统的高速DAC相接。锁相环PLL20M的输入是20MHz，输出是7
