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1、微处理器 本章内容 v 8086微处理器的结构 v 8086微处理器的引脚功能 v 8086的两种组态形式 v 8086微处理器的总线时序 本章考核要点 v 8086微处理器功能结构、寄存器、存储器分段与物 理地址形成 v 8086微处理器引脚功能、基本工作组态 v 8086微处理器指令周期、总线周期与时钟周期 v 8086微处理器典型总线操作时序 1 8086/8088功能结构 1 8086/8088功能结构 v 8086内部结构？ 总线接口单元（BIU）：负责CPU所有对外操作并形成20位物理 地址； 组成：段寄存器、指令指针、地址形成逻辑、总线控制逻辑、 指令队列； 执行单元（EU）：从
2、队列取指、译码、执行，完成指令规定操 作，16位有效地址EA计算； 组成：寄存器、标志寄存器、运算器（ALU）、EU控制系统； 1 8086/8088功能结构 8086以前CPU的总线情况 8086首次引入指令流水线 2 8086/8088寄存器 标志寄存器、指令指针寄存器 2个 v 通用寄存器组？可任意使用的数据寄存器哈 AX分为AH和AL BX分为BH和BL CX分为CH和CL DX分为DH和DL v 8086中的寄存器？不多，14个而已 通用寄存器组、段寄存器组、地址寄存器组 12个 AX、BX、CX、DX：4个16位寄存器； 可分成8个独立的8位寄存器来使用； 2 8086/8088寄
3、存器 v 例：汇编指令中寄存器的使用 2 8086/8088寄存器 2 8086/8088寄存器 v 地址寄存器组？地址寄存器与地址指针，可作为数 据寄存器使用 SP、BP、SI、DI：4个16位寄存器；不能拆分为8位使用 v 堆栈？像装糖豆儿的小盒，嘻嘻。特点：先进后出 8086/8088堆栈操作：1 双字节操作，高高低低原则不变 2 地址向低地址方向生长 2 8086/8088寄存器 2 8086/8088寄存器 8086/8088首次引入Intel结构的存储器分段管理机制。 可以定义4种分工不同、相对之间独立的逻辑段： 代码段（Code Seg）：存储程序与常数； 数据段（Data Se
4、g）：数据； 堆栈段（Stack Seg）：保护数据； 附加段（Extra Seg）：数据。 可安排在1MB空间的任何位置，允许互相重叠，每段空间最 大可达64KB。 2 8086/8088寄存器 v 段寄存器组?由存储器分段管理机制划分并使用 Z CS：当前代码段起始地址的高16位，指令指针IP提供偏移 地址； Z DS：当前用户数据存储区域起始地址的高16位； Z ES：当前附加段存储区域起始地址的高16位，偏移地 址前需加上段跨越前缀“ES:” ； Z SS：当前堆栈段存储区域起始地址的高16位，偏移地址 由栈顶指针SP提供； 2 8086/8088寄存器 v 物理地址20位？有办法，大
5、家合作生成 20位地址总线物理存在，存储器每一个存储单元（每一 个字节）与一个20位地址相对应； 存储器分段（逻辑段） - 段寄存器（CPU中） 代码段CS 数据段DS 堆栈段SS 附加段ES CS DS SS ES 物理地址表示？段基址：偏移量(EA) 物理地址生成？（段基址）10H+偏移量 2 8086/8088寄存器 例 CS=1000H，IP=100H （16进制表示） 20位物理地址计算如下： (CS)10H+(IP)=10000H+100H=10100H 2 8086/8088寄存器 8086对存储器的访问 v 基本搭配？举例如下，具体取决于指令中的寻址方式 2 8086/8088
6、寄存器 v标志寄存器PSW？全是标志位呗，一共才9位哦 状态标志位：CF、PF、AF、ZF、SF、OF，6位 CF:进位标志，运算中最高有效位是否产生进位或者借位；主要用于 无符号数的加减、移位及循环移位指令； PF:奇偶校验标志，运算结果的低8位中，“1”数目若为偶数，PF=1； 主 要用于数据通信中数据传输错误的检测； AF:辅助进位标志，运算中低4位是否向高4位产生进位或者借位；主 要用于BCD码运算； 控制标志位：DF、IF、TF，3位 2 8086/8088寄存器 ZF:零标志，运算结果是否为0。 SF:符号标志，带符号数运算结果最高位状态；SF=1，运算结果为负 数。 OF:溢出标
7、志，带符号数运算结果是否已经超出其所能表示的范围。 DF:方向控制标志，串操作时控制操作数地址调整的方向；DF=1，源和 目的操作数向减址方向调整，反之向增址方向调整。 IF:中断允许标志，控制外部中断能否被系统响应；IF=1，允许响应， 对于不可屏蔽中断及内部中断，IF无效。 TF:跟踪标志，TF=1时，CPU每执行完一条指令就自动产生中断；主要 用于程序调试中。 2 8086/8088寄存器 关于CF与OF？那是不一样滴，hoho 1000 0100 1110 1001 0111 0100 10001 1011 10010 CF=1,OF=1CF=0,OF=1 CF=1,OF=0 0100
8、 0011 0111 CF=0,OF=0 3 8086存储器的分体结构 v8086系统中，1M字节的存储空间被分为各512K字节的奇 偶两个存储体；存放数据时，奇高偶低原则。 4 时钟周期、总线周期和指令周期 时钟周期：由石英晶体振荡器产生的基本定时脉冲。两个相邻脉 冲的前沿儿时间间隔称为一个时钟周期，也称作一个T 状态，是CPU的基本时钟。 总线周期：CPU通过总线对外进行访问，完成一个基本操作如存 储器读（写）、I/O的读（写）等所需要的时间，称 为总线周期。 指令周期：执行一条指令，包括取指、译码和执行所需要的时 间叫做指令周期。 三者关系： 时钟周期总线周期指令周期 4 时钟周期、总线
9、周期和指令周期 T1T3T2T4 总线周期 T1T3T2 T4 总线周期 指令周期（1n个总线周期） 8086/8088中，一个基本的总线周期如读总线周期或写总线周期， 包含四个时钟周期（即4个T状态），称为T1、 T2、 T3、 T4。 5 8086/8088引脚功能 引脚定义：引脚功能的英文缩写，助记引脚功能。 有效电平：使引脚控制有效的逻辑电平。低电平有效的引脚名字 上有横线标示（亦可由时钟的上升或下降沿触发）。 信号流向：单向输出引脚如AB总线，某些控制引脚如读写信号 线；单向输入引脚如中断、测试引脚；双向引脚如DB 总线及BHE引脚等。 引脚复用：用尽量少的引脚实现尽量多的功能。80
10、86/8088中数 据、地址线采用了典型的时分复用，区分依据与方 法：指令时序与外接信号锁存器。 5 8086/8088引脚功能 总线三态？高电平、低电平与高阻态（输入输出无） 为什么要高阻态？ 总线上往往连接有多个总线主设备，CPU、DMA或者多个CPU， 构成多主系统。多主系统中，某一时刻只能有一个总线主占 用总线，其他总线主输出的地址、数据、控制信号必须浮空 （高阻态），系统才能正常工作。若只有两种状态，连在总线 上的不同总线主输出信号状态不一致，系统会无法工作。 CPU CPU DMA 1 8086/8088功能结构 内部运算、寄存器和操作与8086一样，均以16位运行，但 是对外数据
11、总线为8位。 v 关于8086的基本外观？ 双列直插封装，40个引脚，其中20根地址总线（16根与 数据线时分复用）； +5V电源，工作时钟单相5MHz； v 顺提8088？ 5 8086/8088引脚功能 AD0AD15:双向、地址/ 数据分时复用 A16A19/S3S6: 单向、地址/CPU状态分时复用 S6恒为低电平，S5为IF当前值 5 8086/8088引脚功能 BHE/S7:总线高位字节有效信号，双向，三态输出，低电平有效。 与AD0引脚输出组合在一起，共同控制8086进行16位或者8 位数据传输。 5 8086/8088引脚功能 注：以“字”为单位访问时，从偶地址开始的字访问用一
12、个总线周 期完成；从奇地址开始的字需要两个总线周期完成。 5 8086/8088引脚功能 NMI:不可屏蔽中断请求信号，单向输入，由上升沿触发。 INTR:可屏蔽中断请求信号，单向输入，电平触发，指令末T周期采样 。 MN/MX:工作模式选择信号，单向输入，决定最大/最小工作模式。 RD:读信号，单向输出，三态，低电平有效，读取存储器或者I/O 。 WR:写信号，单向输出，三态，低电平有效。 CLK:主时钟输入信号，单向输入。 RESET:复位，单向输入，高电平持续4个时钟周期，CPU内部复位。 READY:准备就绪信号，单向输入，高电平有效，在总线周期的T3状态 进行采样。 TEST:测试信
13、号，单向输入，低电平有效，与wait指令结合。每隔5个 时钟周期检测。 5 8086/8088引脚功能 INTA:中断响应信号，单向输出，低电平有效。 ALE:地址锁存允许信号，单向输出，高电平有效。 DEN:数据允许信号，单向输出，三态，低电平有效。 DT/R:数据发送/接收控制信号，单向输出，三态。 M/IO:存储器/IO端口访问信号，三态输出。 HLDA:总线请求响应信号，单向输出，高电平有效。 HOLD:总线请求信号，单向输入，高电平有效。 5 8086/8088引脚功能 1、8088地址与数据的复用线（引脚）只有8条：AD0 -AD7，其余A8-A15为专用地址线。 2、8088无B
14、HE/S7引脚：只有8根数据线，无需存储片选； 同序号34引脚为CPU状态输出线。 3、8088的IO/M引脚取代了8086的M/IO引脚。 8086/8088引脚区别？ 8 0 8 8 地 AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK 地 地 A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK 地 Vcc(5V) A15 A16/S3 A17/S4 A18/S5 A19/S6 SS0(HIGH)
15、 MN/MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/IO(S2) DT/R(S1) DEN(S0) ALE(QS0) INTA(QS1) TEST READY RESET Vcc(5V) AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/IO(S2) DT/R(S1) DEN(S0) ALE(QS0) INTA(QS1) TEST READY RESET 8 0 8 6 引脚对比图 6 8086/8088两种工作模式-最大、最小 由
16、硬件决定的工作模式：MN/MX=0，最大模式， MN/MX=1，最小模式。 最小工作模式：系统中只有8086/8088一个主处理器，所有总线 控制信号由8086/8088直接产生，系统中总线控 制逻辑电路最少。 最大工作模式：系统中包含两个或多个微处理器，其中一个主处 理器是8086/8088，其他处理器是协处理器。 最小工作模式系统组态配置图 8284A 地址总线（20根） READYREADY RESETRESET ALEALE BHE/BHE/ A19 A16A19 A16 AD15AD0AD15AD0 74LS37374LS373 地址地址 锁存器锁存器 G G BHEBHE DEN DT/R M/IO WR RD HOLD HLDA INTR INTA CLK 74LS245 收发器 OE 数据总线（16根） 控制总线 8086 MN/MX +5
