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1、基于FPGA的简易DDS信号源设计一、 设计方案背景信号发生器又称信号源或振荡器，在生产实践和科技领域中有着广泛的应用。能够产生多种波形，如三角波、锯齿波、矩形波(含方波)、正弦波的电路被称为函数信号发生器。函数信号发生器的实现方法通常是采用分立元件或单片专用集成芯片，但其频率不高，稳定性较差，且不易调试，开发和使用上都受到较大限制。随着可编程逻辑器件(FPGA)的不断发展，直接频率合成(DDS)技术应用的愈加成熟，利用DDS原理在FPGA平台上开发高性能的多种波形信号发生器与基于DDS芯片的信号发生器相比，成本更低，操作更加灵活，而且还能根据要求在线更新配置，系统开发趋于软件化、自定义化。本
2、设计用大赛要求的赛灵思芯片，研究基于FPGA的DDS信号发生器设计，实现了满足预定指标的多波形输出。二、设计方案论证2.1 总体方案论证与比较方案一: 采用模拟锁相环实现模拟锁相环技术是一项比较成熟的技术。应用模拟锁相环，可将基准频率倍频，或分频得到所需的频率，且调节精度可以做到相当高、稳定性也比较好。但模拟锁相环模拟电路复杂，不易调节，成本较高，并且频率调节不便且调节范围小，输出波形的毛刺较多，得不到满意的效果。方案二：采用直接数字频率合成，用单片机作为核心控制部件，能达到较高的要求，实现各种波形输出，但受限于运算位数和运算速度，产生的波形往往达不到满意效果，并且频率可调范围小，很难得到较高
3、频率，并且单片机的引脚少，存储容量少，这就导致了外围电路复杂。方案三：采用直接数字频率合成，用FPGA器件作为核心控制部件，精度高稳定性好，得到波形平滑，特别是由于FPGA的高速度，能实现较高频率的波形。控制上更方便，可得到较宽频率范围的波形输出，步进小，外围电路简单易实现。 因此采用方案三。2.2 DDS模块方案论证方案一： 采用高性能DDS 单片电路的解决方案随着微电子技术的飞速发展，目前高超性能优良的DDS 产品不断推出，主要有Qualcomm 、AD、Sciteg 和Stanford 等公司单片电路（monolithic）。Qualcomm 公司推出了DDS 系列Q2220 、Q223
4、0 、Q2334 、Q2240 、Q2368 ，其中Q2368 的时钟频率为130MHz， 分辨率为0.03Hz，变频时间为0.1s；美国AD 公司也相继推出了他们的DDS 系列：AD9850 、AD9851 、可以实现线性调频的AD9852 、两路正交输出的AD9854 以及以DDS 为核心的QPSK 调制器AD9853 、数字上变频器AD9856 和AD9857 。AD 公司的DDS 系列产品以其较高的性能价格比，目前取得了极为广泛的应用。方案二： 采用低频正弦波DDS 单片电路的解决方案1此方案的典型电路有Micro Linear 公司的电源管理事业部推出低频正弦波DDS 单片电路ML2
5、035 以其价格低廉、使用简单得到广泛应用。ML2035 特性：（1）输出频率为直流到25kHz ，在时钟输入为12.352MHz 以外频率分辨率可达到1.5Hz（-0.75+0.75Hz），输出正弦波信号的峰-峰值为Vcc；（2）高度集成化，无需或仅需极少的外接元件支持，自带3 12MHz 晶体振荡电路；（3）兼容的3 线SPI 串行输入口，带双缓冲，能方便地配合单片机使用；（4）增益误差和总谐波失真很低。ML2035 生成的频率较低（025kHz），一般应用于一些需产生的频率为工频和音频的场合。如用2 片ML2035 产生多频互控信号，并与AMS3104 （多频接收芯片）或ML2031/2
6、032 （音频检波器）配合，制作通信系统中的收发电路等。可编程正弦波发生器芯片ML2035 设计巧妙，具有可编程、使用方便、价格低廉等优点，应用范围广泛。很适合需要低成本、高可靠性的低频正弦波信号的场合。方案三： 自行设计的基于CPLD/FPGA 芯片的解决方案DDS 技术的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模大、在线可编程，以及有强大EDA 软件支持等特性，十分适合实现DDS 技术。目前PLD 器件（包括CPLD、FPGA ）的生产厂商主要有Altera，Xilinx图2.1 DDS工作框图以及Lattoce 等。Altera 是著名的PLD 生产厂商，多年来一直
7、占据着行业领先的地位。Altera 的PLD 具有高性能、高集成度和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的IP 核、宏功能外它还提供了功能全面的开发工具和丰富的IP 核、宏功能库等，因此Altera 的产品获得了广泛的应用。虽然有的专用DDS 芯片的功能也比较多，但控制方式却是固定的，因此不一定是我们所需要的。而利用FPGA 则可以根据需要方便地实现各种比较复杂的调频、调相和调幅功能，具有良好的实用性。就合成信号质量而言，专用DDS 芯片由于采用特定的集成工艺，内部数字信号抖动很小，可以输出高质量的模拟信号；利用FPGA 也能输出较高质量的信号，虽然达不到专用DDS 芯片的水
8、平，但信号精度误差在允许范围之内。基于以上优点我们采用了FPGA芯片来实现我们设计的DDS.2.3数据存储方案论证 方案一： 将波形数据存储在EPROM27C512中，并直接通过单片机软件扫描的方式将波形沼气传输给DAC0832产生波形输出。这种方法是硬件电路简单，用通用的单片机最小系统板和一般的D/A转换器就可以完成。由于在此方案中单片机要完成波形扫描功能，还要负责整个系统的管理任务，并且受单片机工作速度的限制，不能很好的完成题目的要求。 方案二：使用FPGA作为数据转换桥梁，将波形存储在其内部的RAM中，通过硬件扫描将波形数据传输给DAC0832产生波形输出。由于FPGA是一种高密可编程逻
9、辑器件，可以满足题目的要求。 综合各种因素，选择方案二。2.4 键盘/显示方案论证本设计的频率字和相位字输入来实现，通过外部将数据输入到FPGA中，同时控制DAC0832的数据转换。键盘采用43矩阵式，共12个键分别对应09个数字键和一个启动键两个波形控制键。常用的显示方案有以下几种。方案一：使用液晶显示屏显示频率，幅度和相位以及波的形状。液晶显示屏（LCD）具有轻薄短小、低耗电量、无辐射危险，平面直角显示以及影像稳定不闪烁、可视面积大、画面效果好、分辨率高、抗干扰能力强等特点。方案二：使用传统的数码管显示。数码管是采用BCD编码显示数字，程序编译容易，资源占用较少，但是显示的字符较少，且不能
10、显示汉字。根据以上的论述，采用方案一。2.5 数模转换方案论证现阶段市场上用于数摸转换的芯片种类很多，常用的有8位，12位，16位等。他们各有其在不同的应用领域有着各自的优势。ADV7125是一种8位的高速，高精度的数模转换芯片其优主要性能如下：240MHz的最大样速度；三路8位D/A转换器SFDR； 当时钟频率为50MHZ；输出为1MHZ时，70dB； 当时钟频率为140MHZ；输出为40HMZ时，-53dB； 与RS-343A/RS-170接口输出兼容；DA转换器的输出电流范围为：2mA到26mA； TTL兼容输入； 单电源+5V/+3.3V工作；低功耗（3V时最小值为30）。其优点就不然
11、而喻。DAC0832也是一种8位的数模转换芯片，单电源供电，+5V到+15V正常工作。基准电压范围为V；电流建立时间为1；CMOS工艺，低功耗202。综上来看ADV7215是中性能比较优越的DAC芯片，但其价格较DAC0832要高，我们的设计中所需求的DAC芯片新能要求，DAC0832已经可以达到，而且DAC0832是我们用的较多的的一种DAC芯片，对于它的用法比较熟悉。因此我们选则DAC0832来作为我们的数模转换芯片。DAC0832是采用CMOS工艺制成的单片电流输出型8位数 / 模转换器，单电源供电，从+5V+15V均可正常工作。基准电压的范围为10V；电流建立时间是1S；COMS工艺，
12、功耗20mW。图5.2是DAC0832的逻辑框图及引脚排列。器件的核心部分采用倒T型电阻网络的8位D / A转换器，如图2.2所示。它是由倒T型R2R电阻网络、模拟开关、运算放大器和参考电压VREF四部分组成。 图2.2 DAC0832芯片引脚图运放的输出电压为: （2.1） 由上式可见，输出电压VO 与输入的数字量成正比，这就实现了从数字量到模拟量的转换。一个8位的D / A转换器，它有8个输入端，每个输入端是8位二进制数的一位，有一个模拟输出端，输入可有28 256个不同的二进制组态，输出为256个电压之一，即输出电压不是整个电压范围内任意值，而只能是256个可能值。DAC0832的引脚功
13、能说明如下： D0D7 ：数字信号输入端 ILE：输入寄存器允许，高电平有效： 片选信号，低电平有效：写信号1，低电平有效 ：传送控制信号，低电平有效：写信号2，低电平有效IOUT1，IOUT2：DAC电流输出端 RfB ：反馈电阻，是集成在片内的外接运放的反馈电阻VREF ：基准电压（10+10）V VCC ：电源电压（515）VAGND：模拟地NGND：数字地2.6 滤波方案论证方案一：采用二阶巴特沃兹低通滤波器。巴特沃兹滤波器的幅度函数是单调下降的，由于n 阶低通巴特沃斯滤波器的前（2n-1）阶导数在=0处为零，所以巴特沃斯滤波器也称为最大平坦幅度滤波器，该方案滤波性能较好，但构造和参数
14、设置比较复杂。 方案二：采用RC低通滤波器。能很好的滤除高频信号，由于不须运算发大器，参数计算容易，对系统要求不高。基于上述理论分析，拟订方案一。2.7 总体设计方框图本系统分为五大部分：FPGA主控电路，液晶显示，键盘控制，数模转换，低通滤波电路。框图如图2.3所示： 图2.3系统总设计流程图三、工作原理本设计以FPGA为核心，由外部来实现频率、相位的预置和步进，并完成信号的频率和相位差显示。如图3.1系统框图。采用直接频率合成(DDS)技术，用FPGA来产生一路信号波行。将量化的波形数据存到存储器中，在经地址计数器寻址读出波形数据，控制地址计数器的时钟频率即可控制采样点数，这样就控图3.1
15、 工作原理框图制了输出波形的频率。由于这些数据为数字量，故再经D/A转换电路将其转换为模拟量，通过低通滤波器滤除阶梯即可输出满足要求的波形。由于本设计采用直接数字频率合成技术（DDS），运用一片EPROM，存储波形数据，分别由设定数据差值的地址数据寻址即可输出有设定波形，有效地扩展了输出波形的频率范围并实现了输出高精度相位的波行信号,系统稳定可靠。3.1 FPGA设计图3.2 DDS的原理框图本设计采用本次大赛要求的赛灵思器件。开发语言用Verilog HDL。设计一相位累加器，同时输出两路寻址信号（基准信号的寻址信号以及输出信号的寻址信号），对ROM表进行寻址输出波形。设计框图如上图3.2： 直接数字频率合成器，（Direct Digital Synthesizer）是从相位概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器构成。其中K为频率控制字、P为相位控制
