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1、实验一实验一 QuartusII 环境熟悉环境熟悉 一、实验目的一、实验目的 1. 熟悉 QuartusII 环境。 2. 学习在 QuartusII 中新建项目、文件、编译、仿真。 3. 学习原理图方式自定义元件的输入，封装，调用 二实验内容二实验内容 1新建项目 File-New Project Wizard，选择项目路径，输入项目名称：Example，以及顶层文件 名：Example（见图 1-1） 图 1-1 新建项目步骤一 其余选项用默认项，可直接点 Finish；若有原始文件，点 next添加文件（见图 1-2） 1 图 1-2 新建项目步骤二 通过 Add 将文件加入项目（图 1
2、-3） ，点 Finish 完成。 图 1-3 新建项目步骤三 2.新建文件 在项目 Example 中新建文件，因新建项目时顶层文件名为 Example，所以主文件必须命 名为 Example。File-New，选择新建的文件类型。该实验中常用的文件有以下几种： 图形文件（Block Diagram/Schematic File，.bdf）,原理图输入方式，易于理解； 2 VHDL 文件（VHDL File，.vhd） ，主要用于用 VHDL 语言编写程序实现功能； 仿真文件（Vector Waveform File，.vwf） ，主要用于进行软件仿真； 配置文件（Memory Initia
3、lization File，.mif） ，主要用于存储器部件 rom，ram 数据 的写入。 调用 Quartus 内部元件， 可在工作区直接双击， 再输入所需的元件名 （如 input， output 等）即可，如调用元件库中的 3-8 译码器，只要输入 74138 即可（见图 1-4） 图 1-4 图形方式输入文件 3.编译文件 文件建立完毕，点右上角的紫红色按钮 Start Compilation 进行编译（图 1-5） 3 图 1-5 文件编译 4.进行软件仿真 建立仿真文件 Example.vwf，左侧右键-Insert Node or Bus(或直接双击)，在对话 框中选择 Nod
4、e Finder，导入输入输出端。 图 1-6 文件仿真步骤一 Filter 选项选择 all，点击 List，文件中所有的输入输出端均在左侧显示，选择要进行仿 真的项，点添加到右边，点击 OK 即可。 在仿真文件中设置输入值， 点右上角的蓝色按钮 Start Simulation 进行仿真(见图 1-7) 图 1-7 文件仿真步骤二 3-8 译码器仿真结果见图 1-8 4 图 1-8 3-8 译码器仿真波形 5.VHDL 文件及自定义元件 在上述例子中，调用的是 QuartusII 自带的元件，也可以自定义元件。 (1)新建项目 Example2，新建 VHDL 文件：SHEFT.vhd（移
5、位运算器） ，编译文件， File-Create/Update-Create Symbol Files for Current File创建元件SHEFT， 生成 （.bsf） 文件在该项目中即可使用SHEFT元件。 新建图形文件Example2.bdf， 工作区双击， 输入SHEFT, 即可调出新建的元件（见图 1-9） 图 1-9 SHEFT 元件调用 连接输入输出，编译 Example2 文件，并进行仿真 5 图 1-10 SHEFT 元件调用原理图 图 1-11 SHEFT 元件仿真图 6.构造自己的元件库 a.生成 bsf 文件 b.生成 inc 文件 方法是 File-Create
6、/Update-Create AHDL Include Files for Current File C在 windows 中新建自己的库文件夹 如果是原理图模式 拷贝 .bdf 文件 + 上述两个文件 到文件夹 如果是 vhdl 模式 拷贝 .vhd 文件 + 上述两个文件 到文件夹 用的时候在 tool - option - general - Gobal user library 中添入自己的函数 库即可 6 三实验题三实验题 运用所学过的数字逻辑电路知识，实现并仿真基本的组合逻辑电路（如：全加器 等） 和时序逻辑电路各一个（如：计数器 等） （不能调用库里的元件） ，封装成自己的元件，
7、制 作自己的元件库。 然后新建文件调用自己的库元件，并仿真。 实验二实验二 运算器组成实验运算器组成实验 21.算数逻辑运算实验算数逻辑运算实验 一、实验目的一、实验目的 1 掌握运算器的功能 2 学会使用现成的 alu 元件 3 通过实验掌握实验台使用方法，包括锁定引脚和下载（具体方法参见实验台说明书） 二实验原理二实验原理 算术逻辑单元 ALU 的数据通路如图 2-1-1 所示。 其中运算器 ALU 是用两个 74LS181 实现的，构成 8 位字长的 ALU。参加运算的两个 8 位数据分别为 A70和 B70，运 算模式由 S30的 16 种组合决定，而 S30的值由 4 位 2 进制计
8、数器 LPM_COUNTER 7 产生，计数时钟是 Sclk；此外，设 M=0，选择算术运算，M=1 为逻辑运算，CN 为低位 的进位位； F70为输出结果， CN4 为运算后的输出进位位。 两个 8 位数据由总线 IN70 分别通过两个电平锁存器 74373 锁入，AO_B1 控制数据锁存到哪个寄存器。ALU 功能如 表 2-1-1 所示。 表 2-1-1 ALU 运算功能 选择端 高电平作用数据 M=H M=L(算数运算) S3 S2 S1 S0 逻辑功能 Cn=L（无进位） Cn=H（有进位） 0 0 0 0 F=/A F=A F=A 加 1 0 0 0 1 F=/(A+B) F=A+B
9、 F=(A+B)加 1 0 0 1 0 F=(/A)B F=A+/B F=A+/B+1 0 0 1 1 F=0 F=减 1(2 的补码) F=0 0 1 0 0 F=/(AB) F=A 加 A(/B) F= A 加 A(/B)加 1 0 1 0 1 F=/B F=(A+B)加 A(/B) F=(A+B)加 A(/B)+1 0 1 1 0 F=AB F=A 减 B F= A 减 B 减 1 0 1 1 1 F=A(/B) F=A+/B F=( A+/B) 减 1 1 0 0 0 F=/A+B F=A 加 AB F= A 加 AB 加 1 1 0 0 1 F=/( AB) F= A 加 B F=
10、A 加 B 加 1 1 0 1 0 F=B F=( A+/B)加 AB F=( A+/B)加 AB 加 1 1 0 1 1 F=AB F=AB F= AB 减 1 1 1 0 0 F=1 F=A加A*F= A加A*加 1 1 1 0 1 F=A+/B F=( A+B)加 A F=( A+B)加 A 加 1 1 1 1 0 F=A+B F=( A+/B)加 A F=( A+/B)加 A 加 1 1 1 1 1 F=A F=A F= A 减 1 注 1： “*”表示每一位都移至下一更高有效位， “+”是逻辑或， “加”是算数加 注 2：在借位减法表达上，表 2-1-1 与标准的 741781 的真
11、值表略有不同 三实验内容三实验内容 （1）在 QuartusII 环境下以原理图方式建立顶层文件工程 选择图形方式，根据图 1-1 输入实验电路图，从 Quartus II 的基本元件库中将各元件调 入图形编辑窗口、连线，添加各输入输出引脚名称。 将所设计的图形文件 ALU.bdf 保存 到原先建立的文件夹中，将当前文件设置成工程文件，以后的操作 就都是对当前工程文件 进行的。 8 图 2-1-1 算数逻辑单元 ALU 仿真实验原理图 （2）建立仿真文件，ALU.vwf，进行软件仿真，观察输出结果。仿真图见图 2-1-2。 图 2-1-2 运算器仿真图 （3）下载与测试 修改仿真实验原理图，以
12、供下载 选择芯片，引脚锁定，编译（引脚锁定后需要再次进行编译，才能将锁定信息确定下 来，同时生成芯片编程/配置所需要的各种文件） 。 将配置文件 ALU.sof 下载进 GW48 系列现代计算机组成原理系统中的 FPGA 中。 选择实验系统的电路模式，验证 ALU 的运算器的算术运算和逻辑运算功能根据表 2-1-1，从键盘输入数据 A70和 B70，并设置 S30、M、CN，验证 ALU 运算器的 算术运算和逻辑运算功能，记录实验数据。 表 2-1-2 列出了 8 种常用的算术与逻辑运算要求指定的操作内容，正确选择运算器数据 通路、控制参数 S3、S2、S1、S0、M、CN，并将实验结果与预期
13、值预期值进行比较。 表 2-1-2 算术运算 M=0 S3 S2 S1 S0 A70 B70 Cn=0 (无进位) Cn=1(有进位) 逻辑运算（M=1） 9 0 0 0 0 A A 5 5 F=( )F=( )F=( ) 0 0 0 1 A A 5 5 F=( )F=( )F=( ) 0 0 1 0 A A 5 5 F=( )F=( )F=( ) 0 0 1 1 A A 5 5 F=( )F=( )F=( ) 0 1 0 0 F F 0 1 F=( )F=( )F=( ) 0 1 0 1 F F 0 1 F=( )F=( )F=( ) 0 1 1 0 F F 0 1 F=( )F=( )F=
14、( ) 0 1 1 1 F F 0 1 F=( )F=( )F=( ) 1 0 0 0 F F F F F=( )F=( )F=( ) 1 0 0 1 F F F F F=( )F=( )F=( ) 1 0 1 0 F F F F F=( )F=( )F=( ) 1 0 1 1 F F F F F=( )F=( )F=( ) 1 1 0 0 5 5 0 1 F=( )F=( )F=( ) 1 1 0 1 5 5 0 1 F=( )F=( )F=( ) 1 1 1 0 5 5 0 1 F=( )F=( )F=( ) 1 1 1 1 5 5 0 1 F=( )F=( )F=( ) 四实验要求四实验
15、要求 1、做好实验预习，掌握运算器的数据传送通路和 ALU 的功能特性，并熟悉本实验中 所用的控制台开关的作用和使用方法。 2修改实验原理图，下载验证 74181 功能 五实验题五实验题 1 用 VHDL 实现输入暂存器 74373B 的功能， 及模式选择计数器 LPM_COUNTER 的 功能。 2课后作业为实验 2 2.带进位算数运算实验（自己设计）带进位算数运算实验（自己设计） 一、实验目的一、实验目的 1、用 74181，自己设计带进位控制的 alu 的外围电路。 二、实验原理二、实验原理 在实验 2.1 的基础上增加进位控制电路，将运算器 ALU181 的进位位送入 D 锁存器， 由 T4 和 CN 控制其写入，在此，T4 是由按键产生的脉冲信号，这时，CN 的功能是电平 控制信号（高电平时，CN 有效） ， 控制是否允许将进位信号 CN4 加入下一加法周期的最 低进位位，从而可实现带进位控制运算。 三实验内容三实验内容 根据说明设计带进位控制的 ALU 原理图，编译文件，并进行
