四位二进制减计数器讲解

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1、 成成 绩绩 评评 定定 表表 学生姓名班级学号120306 专 业通信工程课程设计题目 四位二进制减计 数器 评 语 组长签字： 成绩 日期 2014 年 7 月 15 日 课程设计任务书课程设计任务书 学 院信息科学与工程学院专 业通信工程 学生姓名班级学号 120306 课程设计题目四位二进制减计数器（缺 1001,1010） 实践教学要求与任务实践教学要求与任务: : 1、了解数字系统设计方法 2、熟悉 VHDL 语言及其仿真环境、下载方法 3、熟悉 Multisim 环境 4、设计实现四位二进制减计数器（缺 1001,1010） 工作计划与进度安排工作计划与进度安排: : 第一周 熟

2、悉 Multisim 环境及 Quartus环境，练习数字系统设计方法， 包括采用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的优缺点。 第二周 在Quartus环境中用 VHDL 语言实现四位二进制减计数器（缺 1001,1010）显示结果波形，并下载到目标芯片上，在实验箱上观 察输出结果。在 Multisim 环境中仿真实现四位二进制减计数器 （缺 1001,1010） ，并通过虚拟器验证其正确性。 指导教师： 2014 年 6 月 19 日 专业负责人： 2014 年 6 月 19 日 学院教学副院长： 2014 年 6 月 20 日 摘 要 Quartus II

3、 是 Altera 公司的综合性 PLD/FPGA 开发软件，支持原理图、 VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多 种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件 配置的完整 PLD 设计流程。 Multisim 是 Interactive Image Technologies (Electronics Workbench）公司推 出的以 Windows 为基础的仿真工具，适用于板级的模拟/数字电路板的设计工 作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富 的仿真

4、分析能力。Multisim 为用户提供了丰富的元器件，并以开放的形式管理 元器件，使得用户能够自己添加所需要的元器件。 在 QuartusII8.1 软件中，建立名为 wq 的工程，用四位二进制减法计数器的 VHDL 语言实现了四位二进制减法计数器的仿真波形图，同时进行相关操作， 锁定了所需管脚，将其下载到实验箱。 在 Multisim 软件中，通过选用四个时钟脉冲下降沿触发的 JK 触发器和同 步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二 进制减法计数器（缺 1001,1010）的驱动方程。在 Multisim 软件里画出了四位 二进制减法计数器的逻辑电路图。分析由红

5、绿灯的亮灭顺序及状态，和逻辑分 析仪里出现波形图，证明四位二进制减法计数器设计成功。 关键字：VHDL 语言；四位二进制减计数器；QUARTUS；Multisim 1.课程设计目的1 2.设计框图.1 3.实现过程.2 3.1 QUARTUS实现过程2 3.1.1 建立工程.2 3.1.2 VHDL 源程序4 3.1.3 波形仿真.5 3.1.4 引脚锁定与下载7 3.1.5 仿真结果分析.9 3.2 MULTISIM实现过程 .9 3.2.1 求驱动方程.9 3.2.2 画逻辑电路图11 3.2.3 逻辑分析仪的仿真.12 3.2.4 结果分析13 4.总结14 5.参考文献.15 目 录

6、1 1.课程设计目的 1.了解四位二进制减法计数器的工作原理和逻辑功能； 2.学会用 VHDL 语言对计数器进行编译和仿真； 3.掌握 QuartusII 的使用方法； 4.掌握 Multisim 的使用方法。 2.设计框图 状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所 用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查 看。 在本课程设计中，四位二进制同步减法计数器用四个 CP 下降沿触发的 JK 触发器实现，其中有相应的跳变，即跳过了 1001 1010 两个状态，这在状态转 换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 四位二进制同步

7、减法计数器 CP 输入减法计数脉冲 C 输出进位信号 A：结构示意框图 1111 1110 1101 1100 1011 1000 0111 0000 0001 0010 0011 0100 01010110 （缺 1001,1010） B:状态转换图 2 3.实现过程 3.1. Quartus实现过程 3.1.1 建立工程 （1）点击 File New Project Wizard 创建一个新工程。点击 Next，为 工程选择存储目录、工程名称、顶层实体名等，并点击 Next，若目录不存在, 系统可能提示创建新目录，如图 1 所示，点击“是”按钮创建新目录； 图 1 选择存储目录、工程名称、

8、顶层实体名 （2）系统提示是否需要加入文件，在此不添加任何文件，如图 2； 3 图 2 是否添加文件 （3）点击 Next，进入设备选择对话框，如图 3，这里选中实验箱的核心芯 片 CYCLONE 系列 FPGA 产品 EP1C6Q240C8； 图 3 设备选择 （4）点击 Next，系统显示如图 4，提示是否需要其他 EDA 工具，这里不 选任何其他工具； 图 4 是否需要其他 EDA 工具 4 （5）点击 Next 后，系统提示创建工程的各属性总结，若没有错误，点击 Finish，工程创建向导将生成一个工程，在窗口左侧显示出设备型号和该工程 的基本信息等； 图 5 创建工程的各属性总结 3

9、.1.2 VHDL 源程序 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity wq is port(CP,r:in std_logic; q:out std_logic_vector(3 downto 0); end wq; architecture behavioral of wq is signal count:std_logic_vector(3 downto 0); begin process(cp,r) begin if r=0 then countStart Comp

10、ilation 编译该文件，系统将开始编译，结束后， 给出提示信息和编译结果，如图 8 所示； 图 8 编译 （5）建立时序仿真文件,选择“Vector Waveform File” ，如图 9； 图 9 建立时序仿真文件 （6）出现的界面中，在 Name 空白处击右键，InsertInsert Node or Bus，单击 ，单击，再单击 OKOK，并对其进行仿真，如图 10 7 所示； 图 10 仿真 （7）仿真结果，如图 11 所示； 图 11 仿真结果 （8）仿真后存盘 3.1.4 引脚锁定与下载 8 各引脚的锁定如表 1 所示： 表 1 锁引脚 引脚的锁定和下载分别如图 12 和图

11、13 所示： 图 12 锁引脚 信号名称引脚 cp28 q3101 q2100 q199 q098 r53 9 图 13 下载 3.1.5 仿真结果分析 仿真波形图可以看出减法计数器的工作过程：由 1111 起依次递减，最后减 至 0000 后再由 1111 起进行下一个周期的循环，其中缺少 1001,1010 两个状态。 当复位键复位后，回到 1111 重新开始循环。 3.2 Multism 实现过程 3.2.1 求驱动方程 选择四个时钟脉冲下降沿触发的 JK 触发器，因要使用同步电路，所以时钟 方程应该为CPCPCPCPCP 3210 （1）求状态方程 由所示状态图可直接画出如表 2 所示

12、电路次态的卡诺图， 1 3 n Q 1 2 n Q 1 1 n Q 1 0 n Q 再分解开便可以得到如表 3 (a) (b) (c) (d)所示各触发器的卡诺图。 表 2 次态的卡诺图 1 3 n Q 1 2 n Q 1 1 n Q 1 0 n Q 由上述卡诺图可求出、表达式如下所示： 1 3 n Q 1 2 n Q 1 1 n Q 1 0 n Q n Q1 n Q0 n Q3 n Q2 00011110 001000 010000 111111 100X11 n Q1 n Q0 n Q3 n Q2 00011110 001111000000100001 0100110100 0110010

13、1 111011110011101101 100111XXXX1000XXXX 10 表 3 (a) 的卡诺图 1 3 n Q n Q1 n Q0 n Q3 n Q2 00011110 001000 010 111 110111 101X0X 表 3(b) 的卡诺图 1 2 n Q n Q1 n Q0 n Q3 n Q2 00011110 001010 011010 111010 101X0X 表 3（c）的卡诺图 1 1 n Q 11 n Q1 n Q0 n Q3 n Q2 00011110 001001 011001 111001 101X0X 表 3（d） 的卡诺图 1 0 n Q 根据

14、卡诺图进行相应化简即得到状态方程，如下： nn nnnnnnnn nnnnnn nnnnnnnn QQ QQQQQQQQQ QQQQQQQQ QQQQQQQQQ 0 1 0 01 n 201301 1 1 0121 n 20 n 2 1 2 012313 n 23 1 3 （2）求驱动方程 由于 JK 触发器的特性方程为 nnn QKQJQ 1 用状态方程与特性方程做比较，可得对应驱动方程，如下： 1 1 0 0 011 01 012 012 123 0123 K J QQK QJ QQK QQJ QQK QQQJ nn n nn nn nn nnn 12 3.2.2 画逻辑电路图 根据所选用

15、的触发器和时钟方程、输出方程、驱动方程，便可以画出如 图 14 所示的逻辑电路图 图 14 逻辑电路图 3.2.3 逻辑分析仪的仿真 逻辑分析仪显示的波形如图 15 所示： 13 图 15 逻辑分析仪波形 检查电路能否自启动：把无效状态 1001 和 1010 带入输出方程和和状态方 程进行计算，结果如下： 000010011010 1/0/ 由此可见，在 CP 操作下都能回到有效状态，即电路能够自启动。 3.2.4 结果分析 Multism 是一种虚拟仪器，可以用来验证电路的设计的正确性。根据相关 计算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器 来连接实现。本设计中，选

16、用四个时钟脉冲下降沿触发的 JK 触发器来实现四位 二进制减法计数器。逻辑电路图中，四个小红灯即为显示器，灯亮表示“1”， 灭表示“0”，从而达到计数目的。 由于其中缺了 1001,1010 两种状态，所以在计数过程中会发生跳变，即先 从 1011 跳到 1000，再由 0000 直接跳回到 1111，周而复始。逻辑分析仪类似于 Quartus环境下的波形仿真，是对计数器的另一种直观的描述。其中，高电平 表示“1”，低电平表示“0”，也可以对计数器的功能进行测试及检验。 14 4.总结 在本次数字电路课程设计中，我花了较多的时间查阅资料，进行反复练习, 使我对二进制减法计数器掌握得更加熟练。这对我以后学习相关的课程以及进