《数字信号传输特性测试报告电子设计方案大赛》由会员分享，可在线阅读，更多相关《数字信号传输特性测试报告电子设计方案大赛（12页珍藏版）》请在金锄头文库上搜索。
1、简易数字信号传输性能分析仪论文摘要：本系统是基于FPGA和CPLD为平台设计而成的简易数字信号传输性能分析仪。系统主要含数字信号发生电路，模拟传输信道电路和数字信号分析电路三大部分。先用CPLD设计伪随机码脉冲信号发生器电路和数字信号发生器电路。用三阶巴特沃斯滤波器模拟传输信道，器带外衰减大于40dB/十倍频程，且通带增益可调，能较好地模拟传输信道。并以FPGA为硬件平台，设计数字信号分析电路。该部分电路能从带噪声信号中提取同步信号并输出，同时可用提取的同步信号进行同步，正确显示原数字信号的信号眼图。关键词：FPGA,信号分析，随机信号发生，信号眼I1系统方案1.1 比较与论证方案一：基于51
2、单片机的电路设计串行输出伪随机信号发生电路与数字信号信号发生电路可以用51单片机与移位寄存器共同产生。原理框图如下：单片机 I/O口并行输入图1 基于单片机的随机信号发生电路74164是一款8位移位寄存器,串行输入并行输出。单片机根据本原多项式f（x），在时钟输入的同时，从8 级移位寄存器的第n 级和第k 级取出信号,进行模2 相加后,反馈至第1 级,当输入移位时钟脉冲后,在移位寄存器各级的输出端Q ,得到2 n - 1 位伪随机信号。该方法相对占用资源，且当需要产生高频随机信号时，由于51单片机本身的硬件资源不足，会导致它速度跟不上，从而使输出信号出现错误。同样，后级的数字信号分析电路，在理
3、论上同样可以用单片机实现。但由于信号频率较高，单片机依旧会在速度上出现缺陷。而且电路也会显得繁琐。方案二：基于DSP芯片的电路设计直接利用DSP产生任意长度伪随机序列的方法, 可以为系统设计和测试带来便利。传统的方法是利用DSP的反馈位移寄存器只能产生2n长度伪随机序列，结合DSP芯片的运算结构，设计出一种利用寻址递减长度序列，可以设计产生具有遍历性的任意长度伪随机序列的方法，从而解决传统方法中出现的问题。在序列长度M 2n 的时候， 生成序列中的数都M 并且会以M 的周期出现循环。如果就用这个序列作为输出肯定是不符合要求的， 因为在0M - 1之间有很多数都没有在结果中出现， 换种说法就是输
4、出的序列没有对0M - 1这M 个数进行遍历。但是换种思路， 如果把这个序列不直接用作输出， 而当作一个偏移地址， 就有可能间接地以访问某个地址的方式输出一串符合伪随机序列要求的数。这就是生成任意长度伪随序列方法的核心。以DSP芯片可以产生具有遍历性的任意长度伪随机序列。而且它不仅具有可编程性，而且其实时运行速度可达每秒数以千万条复杂指令程序，具有强大数据处理能力和高运行速度。在应用中可方便地修改程序中各参数， 以满足各种场合不同的需求。方案三：基于FPGA与CPLD的电路设计应用移位寄存器理论从序列的本原多项式出发,获得产生该序列的移位寄存器反馈逻辑式,结合FPGA 芯片结构特点,在序列算法
5、实现中采用元件例化语句,算法运用VHDL 语言编程,可在FPGA或CPLD硬件平台上得到伪随机信号。并行输入图2 反馈移位寄存器的逻辑功能图FPGA的最终逻辑功能是通过向内部静态存储器单元加载配置数据来实现的。不同的配置文件决定了逻辑单元的不同逻辑功能以及模块间或与I/ O 间的不同连接, FPGA 的这种结构允许多次编程。应用移位寄存器理论,从m 序列的本原多项式出发,在FPGA 器件上实现同一级数的两个不同的本原多项式构成的伪随机序列发生器,产生的序列可完全符合m 序列的伪随机性。该方法充分发挥了线性反馈移位寄存器结构简单、速度快的特点,与传统的由TTL 或CMOS 定制门电路构成的伪随机
6、序列发生器相比,具有体积小、功耗小、无干扰噪声、可靠性高等优点。综合以上论述，选择方案三。1.2 方案论述两个CPLD分别产生待传输的数字信号和伪随机信号。并用低通滤波器模拟传输信道，待传输的数字信号经过通带增益AF为0.24.0的低通滤波器。伪随机信号经过比例放大器后再经低通滤波，再和数字信号一起送入相加器。相加所得信号在数字信号分析电路中，提取得到其同步信号。将同步信号与原传输后信号分别送入示波器的x轴与y轴，在示波器上可得到数字信号的信号眼图。图三总体设计框图其中，低通滤波器截止频率有100kHz、200kHz、500kHz三档可选。2 系统理论分析与计算2.1 低通滤波器设计 根据要求
7、，我们选择有源低通滤波电路。由于确保阻带衰减大于-40dB/十倍频程，选择阶数在二阶以上，取n=3。 图3 三阶巴特沃斯滤波器其中，取 ，, 电路为一阶与二阶有源滤波器的级联。对于一阶滤波器：通带增益：； 传递函数：，其中 对于二阶滤波器： ：二阶低通滤波器的通带增益 ：截止频率，它是二阶低通滤波器通带与阻带的界限频率。 ：品质因数，它的大小影响低通滤波器在截止频率处幅频特性的形状。2.2 m序列数字信号 在作品中，主要是应用CPLD技术产生m序列。m 序列线性移位寄存器在逻辑上仅用加法器实现,其反馈函数形式如下:其中C i GF (2) 是反馈系数, xi GF (2) 是每位寄存器状态。图
8、4 反馈移位寄存器的逻辑功能图利用反馈移位寄存器产生0 ,1 序列. f ( x0 , x1 , , xn- 1 ) 相应的反馈移位寄存器是线性的 。对于一个n 级m 序列移位寄存器,它在每一时刻的内部状态可以看做有限域GF (2) 上的一个n 维向量,而反馈逻辑函数就是从每一时刻的状态到下一时刻状态的转移规律。找到了m 序列本原多项式与状态转移矩阵T 之间的关系,进一步获得了m 序列与本原多项式与反馈函数之间的关系,这样就可以直接从m 序列本原多项出发,在FPGA 中实现m 序列移位寄存器结构,产生m 序列。2.3 同步信号提取 作品采用数字锁相位同步法提取同步信号。位同步锁相法的基本原理是
9、：在接收端利用相位比较器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致(超前或滞后)，相位比较器则会产生超前或滞后的误差信号去调整位同步信号的相位，反复调整，直至获得准确的位同步信号为止原理图如下图 图5 数字锁相法位同步提取的原理图数字锁相法提取位同步电路原理图如上。其中，脉冲加减控制器包括图中的添脉冲、扣脉冲和“或”门高稳定度晶体振荡器产生的信号经整形电路变成两路相位相差180。的周期性脉冲，然后经控制器再送人分频器，输出位同步脉冲序列若接收码元的速率为F(波特)，则要求位同步脉冲的重复速率也为F(Hz)这里，晶振的振荡频率设计在2nF(Hz)，由晶振输出经整形得到的窄脉冲的频
10、率为，lF(Hz)，经添加或扣除脉冲和或门并，1次分频后，可得重复频率为F(Hz)的位同步信号如果接收端晶振输出经n次分频后，不能准确地和接收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调整由相位比较器输出的加、减脉冲控制信号来相应他增加或扭除脉冲，即相应的加快或者延迟了分频器(实际上是一个计数器，记满凡个脉冲后电平翻转)记满厅个脉冲的时间，从而调整了位同步输出信号的相位2.4 眼图显示方法 眼图显示采用即时显示方法。同步触发一次，然后叠加一次。每触发一次，眼图上增加了一个UI，即每触发一次眼图上只增加了一个比特位。图6 即时显示法显示眼图用一个示波器跨接在接
11、收滤波器的输出端，然后调整示波器扫描周期，并将提取得到的同步信号输入DAC，在输出到示波器x轴，使示波器水平扫描周期与接收码元的周期同步，在示波器上就可以显示眼图。3电路与程序设计3.1电路的设计3.1.1系统总体框图系统总体框图如图7所示，两个CPLD分别产生待传输的数字信号和伪随机信号。并用低通滤波器模拟传输信道，待传输的数字信号经过通带增益AF为0.24.0的低通滤波器。伪随机信号经过比例放大器后再经低通滤波，再和数字信号一起送入相加器。相加所得信号在数字信号分析电路中，提取得到其同步信号。图X 系统总体框图数字信号发生与数字信号分析电路在CPLD与FPGA上完成。余下的主要电路为：低通
12、滤波电路，加法器电路，信号显示电路。3.1.2低通滤波电路设计1、为了得到较好指标，电路选用三阶有源滤波器，电路衰减大于40db。电路图为：图9 低通滤波子系统电路3.1.3 加减运算电路加减运算电路在数字信号与伪随机信号输出后，使其混合。电路原理图为： 图10 加减运算电路原理图3.1.4 信号显示电路在FPGA上完成数字信号分析电路，提取出同步信号。将同步信号输入显示电路一端，数字信号输入示波器y轴，显示电路为：图7 信号显示电路3.2 程序的设计1、随机信号发生模块本作品应用移位寄存器理论,从m 序列的本原多项式出发,在FPGA 器件上伪随机序列发生器。逻辑功能图如下： 图 11 反馈移
13、位系统的逻辑功能图 m 序列移位寄存器结构中前向通道采用n 级D 触发器串级联接,反馈通道中是某几个D 触发器输出端的异或运算,异或运算的结果送给最左端D 触发器,从最右端D 触发器输出m 序列。在序列算法实现中采用元件例化语句:COMPONEN T dff1PORT(rd ,d ,clk : IN STD_LOGIC; q :OU T STD_LOGIC) ;END COMPONEN T ;2、数字信号分析电路基于FPGA 的位同步系统框图如图2 所示，分频寄存器实现相位比较器、控制器功能，根据相位比较器输出结果控制分频值大小，通过不断修改可变模分频器的分频值，在功能上实现脉冲的扣除或添加。
14、软件框图如下：图12 基于FPGA 的位同步系统框图将它们生成图形符号后，建立顶层设计文件，图3 给出了位同步系统的FPGA 电路图。图13 位同步系统的FPGA 电路图电路图模块说明： FRE_DIVIDER_5050 分频器；TIME_CAPTURE定时信息提取器；MODULE_REGISTER分频值寄存器；MODULE_DIVIDER可变模分频器。4 测试方案与测试结果4.1测试方案1、硬件测试: 各个电路模块各自调试。调试结果无误后，将各电路连接，总体测试。硬件电路具体测试结果见之后测试结果。2、软件仿真测试：m序列数字信号发生电路在CPLD上完成。数字信号分析电路在FPGA上完成。当软件设计完成后，在计算机上仿真，确认无误后，将软件烧进可编程硬件。其仿真结果见之后测试结果。3、硬件软件联调：将各个模块电路与FPGA及CPLD连接，进行总体调试。4.2 测试条件与仪器测试条件：检查多次，仿真电路和硬件电路与系统原理图完全相同，并且检查无误，硬件电路保证无虚焊。测试仪器：高精度的数字毫伏表，模拟示波器，数字示波器，数字万用表，指针式万用表。4.3 测试结果及分析1、数字信号发生器仿真结果：分析：由仿真图可得，输出结果与
