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1、数字电子技术研究性学习用CMOS传输门和CMOS非门设计边沿D触发器 姓 名： 贾岚婷 学 号： 13211153 班 级： 通信1307 指导老师： 侯建军 时 间： 2015年12月1日用CMOS传输门和CMOS与非门设计D触发器目录摘要3关键字3正文31 电路结构图及其原理311传输门312 与非门313 D触发器电路42 电路工作原理仿真53 特征方程、特征表、激励表与状态图531特征方程532 特征表533 激励表634 状态图64 激励信号D的保持时间和时钟CP的最大频率65 设计的D触发器转换成JK触发器和T触发器851 D触发器转换为JK触发器852 D触发器转换为T触发器96
2、基于CMOS的D触发器芯片与基于TTL的D触发器芯片外特性比较分析117 CMOS D触发器的应用CD4013触摸开关138 总结14 81 总结1482 感想14参考文献15 摘要：本文主要研究了用CMOS传输门和CMOS非门设计边沿D触发器。首先分析CMOS传输门和CMOS与非门原理；然后设计出CMOS传输门和CMOS非门设计边沿D触发器；阐述电路工作原理；写出特征方程，画出特征表，激励表与状态图；计算出激励信号D的保持时间和时钟CP的最大频率；将设计的D触发器转换成JK触发器和T触发器，最后对CMOS构成的D触发器进行辨证分析。关键词：CMOS传输门；CMOS非门；边沿D触发器； 1.
3、结构图以及功能1.1 CMOS传输门 图1传输门的结构图原理： 所谓传输门（TG）就是一种传输模拟信号的模拟开关。CMOS传输门由一个P沟道和一个N沟道增强型MOS管并联而成，如上图所示。设它们的开启电压|VT|=2V且输入模拟信号的变化范围为0V到+5V。为使衬底与漏源极之间的PN结任何时刻都不致正偏，故T2的衬底接+5V电压，而T1的衬底接地。传输门的工作情况如下：当C端接低电压0V时T1的栅压即为0V，vI取0V到+5V范围内的任意值时，TN均不导通。同时,TP的栅压为+5V，TP亦不导通。可见，当C端接低电压时，开关是断开的。为使开关接通，可将C端接高电压+5V。此时T1的栅压为+5V
4、，vI在0V到+3V的范围内，TN导通。同时T2的棚压为-5V，vI在2V到+5V的范围内T2将导通。由上分析可知，当vI+3V时，仅有T1导通，而当vI+3V时，仅有T2导通当vI在2V到+3V的范围内，T1和T2两管均导通。进一步分析还可看到，一管导通的程度愈深，另一管的导通程度则相应地减小。换句话说，当一管的导通电阻减小，则另一管的导通电阻就增加。由于两管系并联运行，可近似地认为开关的导通电阻近似为一常数。这是CMOS传输出门的优点。1.2 CMOS与非门 图2与非门的结构图原理：CMOS与非门的组成如上图所示，其工作原理如下： A=0，B=0时，T1、T2并联（ON），T3、T4串联（
5、OFF），输出Y=1。 A=0，B=1时，T1（OFF），T2（ON），T4（ON），T3（OFF），输出Y=1。 A=1，B=0时，T1（ON），T2（OFF），T3（ON），T4（OFF），输出Y=1。 A=1，B=1时，T1、T2并联（OFF），T3、T4串联（ON），输出Y=0。因此构成与非的关系。1.3 总体电路 图3 D触发器结构图原理： 当CP的上升沿到达(即CP跳变为1,CP下降为0)时,TG1截止,TG2导通,切断了D信号的输入,由于G1的输入电容存储效应,G1输入端电压不会立即消失,于是Q、Q在TG1截止前的状态被保存下来;同时由于TG3导通、TG4截止,主触发器的状态通过
6、TG3和G3送到了输出端,使Q=Q=D(CP上升沿到达时D的状态),而Q=Q=D。在CP=1,CP=0期间,Q=Q=D,Q=Q=D的状态一直不会改变,直到CP下降沿到达时(即CP跳变为0,CP跳变为1),TG2、TG3又截止,TG1、TG4又导通,主触发器又开始接收D端新数据,从触发器维持已转换后的状态。可见,这种触发器的动作特点是输出端的状态转换发生在CP的上升沿,而且触发器所保持的状态仅仅取决于CP上升沿到达时的输入状态。正因为触发器输出端状态的转换发生在CP的上升沿(即CP的上升沿),所以这是一个CP上升沿触发的边沿触发器,CP上升沿为有效触发沿,或称CP上升沿为有效沿(下降沿为无效沿)
7、。若将四个传输门的控制信号CP和CP极性都换成相反的状态,则CP下降沿为有效沿,而上升沿为无效沿。2. CMOS构成的D触发器工作原理仿真 图4 仿真原理图 图5 仿真图3. 写出特征方程，画出特征表，激励表与状态图3.1特征方程=D3.2特征表 表1 特征表CPDX X0101 3.3激励表 表2 激励表QnQn+1D00011100111 3.4状态转换图 图6 D触发器状态转换图4激励信号D的保持时间和时钟CP的最大频率概念：平均传输延迟时间平均传输延迟时间是表示门电路开关速度的参数，它是指门电路在输入脉冲波形的作用下，输出波形相对于输入波形延迟了多少时间。 图7 门电路传输延迟时间导通
8、延迟时间tPHL ：输入波形上升沿的50%幅值处到输出波形下降沿50% 幅值处所需要的时间。截止延迟时间tPLH：从输入波形下降沿50% 幅值处到输出波形上升沿50% 幅值处所需要的时间。平均传输延迟时间tpd：四个传输门（TG）具有传输延迟（tpd），五个反相器（G）也具有传输延迟（tpd1），并且传输门（TG）在导通和截止转换时会存在延迟（tpd2）。当CP=1时,TG1导通,TG2截止,D端输入信号送人主触发器中,使Q2=,Q3=D,但这时主触发器尚未形成反馈连接,不能自行保持。Q2、Q3跟随输入端D端的状态变化;由于TG1和G1存在传输延迟设二者总的延迟时间为Tsu，如果D在CP由1跳
9、变为0前小于Tsu时间内发生跳变，则跳变后的信号由于在传输过程中的延时Tsu无法在CP跳变前传送到Q2，而此时CP跳变完成，TG3导通TG4截止，Q2的状态会通过TG3传送到从触发器中（Q4），从而通过G3传到了输出端。这时，由于TG1已经截止，而且跳变没有传送到Q2，所以也不会有电容电压保持，所以就会衰弱消失，也阻止了其进入TG3干扰输出端的可能。所以，输入信号D只有在CP跳变之前Tsu的时间里准备好,触发器才能将数据锁存到Q输出端口，Tus也就是所说的能够保证信号的建立时间由于传输门TG由具有延时效应的MOS管和负载电容CL构成，所以在导通和截止时会存在延时tpd2。设tpd2为状态转换延
10、迟,T2为信号传输延迟。将两者进行比较，得出两种情况:（1）当T2tpd2时，不需有维持信号时间。分析：我们不妨以极限的思想讨论，tpd无限小，T2正常延迟数量级。此时TG门相当于理想开关，当时钟下降沿时瞬间关闭。因此此后的输入端D的状态变化不可能传到Q1，更不可能影响到后续的信号传输。（2）当T2tpd2时，信号输入维持时间为：tpd2-T2.分析：当信号输入端D在CP由1跳变为0后，如果在某个时间（此时暂不限定具体时间段）经过TG1传入到Q1后，会通过G1门传送到Q2或者反馈电路Q1-TG2-G2-Q2（此时TG2可能会已经导通，具体情况后续会详细分析）传送到Q2，进而影响到Q3和输出端的
11、状态，使之出现振荡。现在我们讨论能使D得突变信号干扰到输出端的具体时间段数值。由于状态转换延迟时间为tpd2，传输时间为T2，只需在D跳变信号没有在TG1开关截止前传输到Q1即可，也就是说，D跳变信号如果在TG1确定截止后仍没传送到Q1，就不会对后续信号造成影响。那么需要的保持时间T=tpd2-T2。进一步解释就是，如果信号D在CP下降沿后T的时间段内发生了跳变，那么跳变的信号就会干扰到后面的信号。 图8 D触发器波形图1.信号D保持时间CP=0时，信号D经过TG1和一个非门到达TG3的输入端，需要两个延迟时间，即2tpd，同时经过一个非门到达TG2又需一个延时时间，即1tpd，因而信号D的保
12、持时间thold = 2tpd + tpd = 3tpd 。2.CP频率要求当CP从0变为1的上升沿时刻，TG3和TG2导通。此时触发器1将输入信号D保存下来，并且经过两个延时时间，即2tpd，信号D经过TG3和非门到达输出端，tout = 2tpd 。由信号D的保持时间和输出时延可得，时钟CP的高低电平保持时间须分别满足以下条件：tCPL thold = 3tpdtCPH tout = 3tpd则：TCP = tCPL + tCPH 6tpdfCP 1 / 6tpd5.将设计的D触发器转换成JK触发器和T触发器5.1 D触发器转换成JK触发器D触发器的状态方程是：Q*=D；jk触发器的状态方
13、程是：Q*=JQ+KQ。让两式相等可得：D=JQ+KQ。用门电路实现上述函数即可转换成为jk触发器 图9 D触发器转换JK触发器电路图5.2 D触发器转成T触发器 图10 D触发器转换称T触发器电路图6 CMOS构成的D触发器与TTL构成的D触发器比较常用的TTL型双D触发器74LS74引脚功能如图8所示，CMOS型双D触发器CC4013引脚功能如图9所示。 图8 74LS74引脚功能图9 CD4013引脚功能74LS47和74HC47都是双D触发器，其功能比较的多，可用作寄存器，移位寄存器，振荡器，单稳态，分频计数器等功能。 不同的是74LS74是由TTL门电路构成而74HC74是由CMOS门电路构成，下面我将分析比较两块芯片的功能。下面以TTL电路:74LS74芯片和CMOS
